- Văn bản
- Lịch sử
3. P1 writes to x (label the line i
3. P1 writes to x (label the line in P1’s cache x
).
4. P2 reads x.
17.5 Figure 17.22 shows the state diagrams of two possible cache coherence protocols.
Deduce and explain each protocol, and compare each to MESI.
17.6 Consider an SMP with both L1 and L2 caches using the MESI protocol. As explained
in Section 17.3, one of four states is associated with each line in the L2 cache. Are all
four states also needed for each line in the L1 cache? If so, why? If not, explain which
state or states can be eliminated.
17.7 An earlier version of the IBM mainframe, the S/390 G4, used three levels of cache.
As with the z990, only the first level was on the processor chip [called the processor
unit (PU)]. The L2 cache was also similar to the z990. An L3 cache was on a separate
chip that acted as a memory controller, and was interposed between the L2 caches
and the memory cards. Table 17.4 shows the performance of a three-level cache arrangement
for the IBM S/390. The purpose of this problem is to determine whether
the inclusion of the third level of cache seems worthwhile. Determine the access
penalty (average number of PU cycles) for a system with only an L1 cache, and normalize
that value to 1.0. Then determine the normalized access penalty when both
an L1 and L2 cache are used, and the access penalty when all three caches are used.
Note the amount of improvement in each case and state your opinion on the value
of the L3 cache.
17.8 a. Consider a uniprocessor with separate data and instruction caches, with hit ratios
of Hd and Hi, respectively. Access time from processor to cache is c clock cycles,
and transfer time for a block between memory and cache is b clock cycles. Let fi
).
4. P2 reads x.
17.5 Figure 17.22 shows the state diagrams of two possible cache coherence protocols.
Deduce and explain each protocol, and compare each to MESI.
17.6 Consider an SMP with both L1 and L2 caches using the MESI protocol. As explained
in Section 17.3, one of four states is associated with each line in the L2 cache. Are all
four states also needed for each line in the L1 cache? If so, why? If not, explain which
state or states can be eliminated.
17.7 An earlier version of the IBM mainframe, the S/390 G4, used three levels of cache.
As with the z990, only the first level was on the processor chip [called the processor
unit (PU)]. The L2 cache was also similar to the z990. An L3 cache was on a separate
chip that acted as a memory controller, and was interposed between the L2 caches
and the memory cards. Table 17.4 shows the performance of a three-level cache arrangement
for the IBM S/390. The purpose of this problem is to determine whether
the inclusion of the third level of cache seems worthwhile. Determine the access
penalty (average number of PU cycles) for a system with only an L1 cache, and normalize
that value to 1.0. Then determine the normalized access penalty when both
an L1 and L2 cache are used, and the access penalty when all three caches are used.
Note the amount of improvement in each case and state your opinion on the value
of the L3 cache.
17.8 a. Consider a uniprocessor with separate data and instruction caches, with hit ratios
of Hd and Hi, respectively. Access time from processor to cache is c clock cycles,
and transfer time for a block between memory and cache is b clock cycles. Let fi
0/5000
3. P1 viết để x (nhãn dòng trong bộ nhớ cache của P1 x).4. P2 đọc x.17,5 hình 17.22 Hiển thị sơ đồ nhà nước của hai bộ nhớ cache có thể tính mạch lạc giao thức.Suy ra và giải thích mỗi giao thức, và so sánh mỗi MESI.17,6 xem xét một SMP với cả hai L1 và L2 lưu trữ bằng cách sử dụng giao thức MESI. Như đã giải thíchtrong phần 17.3, một trong bốn tiểu bang được kết hợp với mỗi dòng trong bộ nhớ cache L2. Là tất cảbốn tiểu bang cũng cần thiết cho mỗi dòng trong bộ nhớ cache L1? Nếu vậy, tại sao? Nếu không, hãy giải thích đóbang hay tiểu bang có thể được loại bỏ.17.7 một phiên bản trước đó của máy chủ IBM, G4 S/390, sử dụng ba cấp độ của bộ nhớ cache.Như với z990, chỉ là mức đầu tiên là trên chip xử lý [được gọi là bộ vi xử lýđơn vị (PU)]. Bộ nhớ cache L2 là cũng tương tự như z990. Một bộ nhớ cache L3 vào một riêng biệtchip mà hành động như một bộ điều khiển bộ nhớ, và interposed giữa L2 lưu trữvà thẻ nhớ. Bảng 17.4 cho thấy hiệu suất của một sắp xếp ba cấp bộ nhớ cachecho IBM S/390. Mục đích của vấn đề này là để xác định xemsự bao gồm của mức độ thứ ba của bộ nhớ cache có vẻ đáng giá. Xác định các truy cậphình phạt (số trung bình của chu kỳ PU) cho một hệ thống với chỉ một bộ nhớ cache L1, và bình thường hóagiá trị đó để 1.0. Sau đó xác định các hình phạt truy cập bình thường khi cả haimột bộ nhớ cache L1 và L2 được sử dụng, và hình phạt truy cập khi tất cả ba cache được sử dụng.Lưu ý số cải thiện trong từng trường hợp và nhà nước ý kiến của bạn về giá trịcủa bộ nhớ cache L3.xem xét a. 17,8 một bộ xử lý đơn với dữ liệu riêng biệt và hướng dẫn lưu trữ, với tỷ lệ hitHd và Hi, tương ứng. Thời gian truy cập từ bộ xử lý để bộ nhớ cache là chu kỳ đồng hồ c,và thời gian chuyển giao cho một khối giữa bộ nhớ và bộ nhớ cache là b đồng hồ chu kỳ. Hãy để fi
đang được dịch, vui lòng đợi..
3. P1 viết cho x (gắn nhãn cho các dòng trong P1 của bộ nhớ cache x
).
4. P2 đọc x.
17,5 Hình 17,22 cho thấy sơ đồ trạng thái của hai giao thức bộ nhớ cache có thể gắn kết.
suy luận và giải thích mỗi giao thức, và so sánh với nhau để MESI.
17,6 xem xét một SMP với cả L1 và L2 sử dụng giao thức MESI. Như đã giải thích
trong Mục 17.3, một trong bốn quốc gia có liên quan với mỗi dòng trong bộ nhớ cache L2. Có phải tất cả
bốn tiểu bang cũng cần thiết cho mỗi dòng trong bộ nhớ cache L1? Nếu vậy, tại sao? Nếu không, giải thích mà
tiểu bang hoặc tiểu bang có thể được loại bỏ.
17,7 Một phiên bản trước của máy tính lớn IBM, S / 390 G4, sử dụng ba cấp độ của bộ nhớ cache.
Như với z990, chỉ có mức độ đầu tiên là trên chip xử lý [gọi là xử lý
đơn vị (PU)]. Các bộ nhớ cache L2 cũng là tương tự như z990. Một bộ nhớ cache L3 đã được trên một riêng biệt
chip đóng vai trò như một bộ điều khiển bộ nhớ, và được đặt giữa các cache L2
và thẻ nhớ. Bảng 17.4 cho thấy hiệu suất của một sự sắp xếp bộ nhớ cache ba cấp
cho IBM S / 390. Mục đích của vấn đề này là để xác định xem
sự bao gồm các cấp độ thứ ba của bộ nhớ cache có vẻ đáng giá. Xác định truy cập
hình phạt (số trung bình của chu kỳ PU) cho một hệ thống với chỉ một bộ nhớ cache L1, và bình thường hóa
giá trị đó để 1.0. Sau đó, xác định các hình phạt truy cập bình thường khi cả
một L1 và L2 cache được sử dụng, và hình phạt truy cập khi cả ba cache được sử dụng.
Lưu ý số lượng cải thiện trong mỗi trường hợp và nêu ý kiến của bạn về giá trị
của bộ nhớ cache L3.
17,8 a. Hãy xem xét một bộ xử lý đơn với dữ liệu và hướng dẫn riêng biệt cache, với tỷ lệ hit
của HD và Hi, tương ứng. Thời gian truy cập từ bộ xử lý đến bộ nhớ cache là chu kỳ đồng hồ c,
và thời gian chuyển giao cho một khối giữa bộ nhớ và bộ nhớ cache là b chu kỳ đồng hồ. Hãy fi
).
4. P2 đọc x.
17,5 Hình 17,22 cho thấy sơ đồ trạng thái của hai giao thức bộ nhớ cache có thể gắn kết.
suy luận và giải thích mỗi giao thức, và so sánh với nhau để MESI.
17,6 xem xét một SMP với cả L1 và L2 sử dụng giao thức MESI. Như đã giải thích
trong Mục 17.3, một trong bốn quốc gia có liên quan với mỗi dòng trong bộ nhớ cache L2. Có phải tất cả
bốn tiểu bang cũng cần thiết cho mỗi dòng trong bộ nhớ cache L1? Nếu vậy, tại sao? Nếu không, giải thích mà
tiểu bang hoặc tiểu bang có thể được loại bỏ.
17,7 Một phiên bản trước của máy tính lớn IBM, S / 390 G4, sử dụng ba cấp độ của bộ nhớ cache.
Như với z990, chỉ có mức độ đầu tiên là trên chip xử lý [gọi là xử lý
đơn vị (PU)]. Các bộ nhớ cache L2 cũng là tương tự như z990. Một bộ nhớ cache L3 đã được trên một riêng biệt
chip đóng vai trò như một bộ điều khiển bộ nhớ, và được đặt giữa các cache L2
và thẻ nhớ. Bảng 17.4 cho thấy hiệu suất của một sự sắp xếp bộ nhớ cache ba cấp
cho IBM S / 390. Mục đích của vấn đề này là để xác định xem
sự bao gồm các cấp độ thứ ba của bộ nhớ cache có vẻ đáng giá. Xác định truy cập
hình phạt (số trung bình của chu kỳ PU) cho một hệ thống với chỉ một bộ nhớ cache L1, và bình thường hóa
giá trị đó để 1.0. Sau đó, xác định các hình phạt truy cập bình thường khi cả
một L1 và L2 cache được sử dụng, và hình phạt truy cập khi cả ba cache được sử dụng.
Lưu ý số lượng cải thiện trong mỗi trường hợp và nêu ý kiến của bạn về giá trị
của bộ nhớ cache L3.
17,8 a. Hãy xem xét một bộ xử lý đơn với dữ liệu và hướng dẫn riêng biệt cache, với tỷ lệ hit
của HD và Hi, tương ứng. Thời gian truy cập từ bộ xử lý đến bộ nhớ cache là chu kỳ đồng hồ c,
và thời gian chuyển giao cho một khối giữa bộ nhớ và bộ nhớ cache là b chu kỳ đồng hồ. Hãy fi
đang được dịch, vui lòng đợi..
Các ngôn ngữ khác
Hỗ trợ công cụ dịch thuật: Albania, Amharic, Anh, Armenia, Azerbaijan, Ba Lan, Ba Tư, Bantu, Basque, Belarus, Bengal, Bosnia, Bulgaria, Bồ Đào Nha, Catalan, Cebuano, Chichewa, Corsi, Creole (Haiti), Croatia, Do Thái, Estonia, Filipino, Frisia, Gael Scotland, Galicia, George, Gujarat, Hausa, Hawaii, Hindi, Hmong, Hungary, Hy Lạp, Hà Lan, Hà Lan (Nam Phi), Hàn, Iceland, Igbo, Ireland, Java, Kannada, Kazakh, Khmer, Kinyarwanda, Klingon, Kurd, Kyrgyz, Latinh, Latvia, Litva, Luxembourg, Lào, Macedonia, Malagasy, Malayalam, Malta, Maori, Marathi, Myanmar, Mã Lai, Mông Cổ, Na Uy, Nepal, Nga, Nhật, Odia (Oriya), Pashto, Pháp, Phát hiện ngôn ngữ, Phần Lan, Punjab, Quốc tế ngữ, Rumani, Samoa, Serbia, Sesotho, Shona, Sindhi, Sinhala, Slovak, Slovenia, Somali, Sunda, Swahili, Séc, Tajik, Tamil, Tatar, Telugu, Thái, Thổ Nhĩ Kỳ, Thụy Điển, Tiếng Indonesia, Tiếng Ý, Trung, Trung (Phồn thể), Turkmen, Tây Ban Nha, Ukraina, Urdu, Uyghur, Uzbek, Việt, Xứ Wales, Yiddish, Yoruba, Zulu, Đan Mạch, Đức, Ả Rập, dịch ngôn ngữ.
- i am nhan
- An important and relatively recent devel
- context is a complex description of the
- จ้าน้องดวงพร พี่จำได้ เดี๋ยวพี่ตอบกลับอี
- Aves les mots suivants
- a. Instruct one student in each group to
- Aves les mots suivants
- l am katara
- The State needs attention and affirmed t
- l am katara
- Always start and finish a meeting on tim
- l am katara
- Avec les mots suivants
- l am katara
- The State needs attention and affirmed t
- gia đình tôi có ba người, bao gồm bố mẹ
- consider the application in ex 3.2 but u
- Ông bà đã cưới nhau được hơn 40 năm
- Toothache for several days Oh I'm me.
- We wish you the best for your career
- If I could spend an afternoon with 1 per
- l am katara
- Never have food or drink during a meetin
- Nhưng sau chuyến đi đó tôi có những kỉ n
