3. P1 viết cho x (gắn nhãn cho các dòng trong P1 của bộ nhớ cache x
).
4. P2 đọc x.
17,5 Hình 17,22 cho thấy sơ đồ trạng thái của hai giao thức bộ nhớ cache có thể gắn kết.
suy luận và giải thích mỗi giao thức, và so sánh với nhau để MESI.
17,6 xem xét một SMP với cả L1 và L2 sử dụng giao thức MESI. Như đã giải thích
trong Mục 17.3, một trong bốn quốc gia có liên quan với mỗi dòng trong bộ nhớ cache L2. Có phải tất cả
bốn tiểu bang cũng cần thiết cho mỗi dòng trong bộ nhớ cache L1? Nếu vậy, tại sao? Nếu không, giải thích mà
tiểu bang hoặc tiểu bang có thể được loại bỏ.
17,7 Một phiên bản trước của máy tính lớn IBM, S / 390 G4, sử dụng ba cấp độ của bộ nhớ cache.
Như với z990, chỉ có mức độ đầu tiên là trên chip xử lý [gọi là xử lý
đơn vị (PU)]. Các bộ nhớ cache L2 cũng là tương tự như z990. Một bộ nhớ cache L3 đã được trên một riêng biệt
chip đóng vai trò như một bộ điều khiển bộ nhớ, và được đặt giữa các cache L2
và thẻ nhớ. Bảng 17.4 cho thấy hiệu suất của một sự sắp xếp bộ nhớ cache ba cấp
cho IBM S / 390. Mục đích của vấn đề này là để xác định xem
sự bao gồm các cấp độ thứ ba của bộ nhớ cache có vẻ đáng giá. Xác định truy cập
hình phạt (số trung bình của chu kỳ PU) cho một hệ thống với chỉ một bộ nhớ cache L1, và bình thường hóa
giá trị đó để 1.0. Sau đó, xác định các hình phạt truy cập bình thường khi cả
một L1 và L2 cache được sử dụng, và hình phạt truy cập khi cả ba cache được sử dụng.
Lưu ý số lượng cải thiện trong mỗi trường hợp và nêu ý kiến của bạn về giá trị
của bộ nhớ cache L3.
17,8 a. Hãy xem xét một bộ xử lý đơn với dữ liệu và hướng dẫn riêng biệt cache, với tỷ lệ hit
của HD và Hi, tương ứng. Thời gian truy cập từ bộ xử lý đến bộ nhớ cache là chu kỳ đồng hồ c,
và thời gian chuyển giao cho một khối giữa bộ nhớ và bộ nhớ cache là b chu kỳ đồng hồ. Hãy fi
đang được dịch, vui lòng đợi..