Assume that a and c are ’1’’ and th

Assume that a and c are ’1’’ and that b changes from ’1’ to ’0’. Regular analysis, which is
based on Boolean algebra and deals with steady-statevalue, predicts that the output should
be ’1’ all the time. However, if we consider transient behavior, there are two converging
paths with different delays. Assume that the delay of inverter is Tnotand the delay of the
and gateand or gate isTand and the wire delays are0. The timing diagramand the sequence
of events are shown in Figure 6.21(b). An unwanted ’0’glitch of width Tnotoccurs at the
output because the signal in the bottom path propagates faster than that in the top path.
Similarly, a static-0 hazard is the condition that a circuit’s output produces a ’1’ glitch
when Boolean algebra analysis predicts that the output should be a steady ’0’.

Kết quả (Việt) 1:

Giả sử rằng một và c '1 '' và rằng thay đổi b từ '1' đến ' 0'. Thường xuyên phân tích, đó làDựa trên Boole và thoả thuận với giảm-statevalue, dự đoán rằng sản lượng nêncó '1' tất cả thời gian. Tuy nhiên, nếu chúng ta xem xét hành vi thoáng qua, không có hai hội tụđường đi với sự chậm trễ khác nhau. Giả định rằng sự chậm trễ của inverter Tnotand sự chậm trễ của cácvà gateand hoặc cổng isTand và are0 sự chậm trễ của dây. Diagramand thời gian trình tựCác sự kiện được hiển thị ở hình 6.21(b). Một trục trặc '0' không mong muốn của chiều rộng Tnotoccurs tại cácđầu ra vì tín hiệu ở dưới đường lan truyền nhanh hơn trong các đường dẫn đầu.Tương tự, một mối nguy hiểm tĩnh-0 là tình trạng một mạch của sản lượng sản xuất là một trục trặc '1'Khi Boole phân tích dự đoán rằng đầu ra sẽ có một ổn định '0'.

Kết quả (Việt) 2:

Giả sử rằng a và c là '1' 'và b thay đổi từ' 1 'sang' 0 '. Phân tích thông thường, mà là
dựa trên đại số Boolean và giao dịch với thái ổn định statevalue, dự đoán rằng sản lượng nên
là '1' tất cả các thời gian. Tuy nhiên, nếu chúng ta xem xét hành vi thoáng qua, có hai hội tụ
những con đường với sự chậm trễ khác nhau. Giả sử rằng sự chậm trễ của biến tần là Tnotand sự chậm trễ của các
và gateand hoặc cổng isTand và sự chậm trễ dây are0. Thời gian diagramand chuỗi
các sự kiện được thể hiện trong hình 6.21 (b). Một không mong muốn '0'glitch của Tnotoccurs rộng tại
đầu ra bởi vì các tín hiệu trong đường dẫn phía dưới lan truyền nhanh hơn trong đường dẫn trên.
Tương tự như vậy, một tĩnh-0 nguy hiểm là điều kiện đầu ra của một mạch tạo ra một' 1 'trục trặc
khi Boolean phân tích đại số dự đoán rằng sản lượng nên được một ổn định '0'.

Kết quả (Việt) 3:

Giả sử A và C là "1", và "B" từ "1" đến "0".Phân tích định kỳ, đây làDựa vào đại số Boole và liên quan đến sự ổn định statevalue, dự đoán xuấtLuôn là "1".Tuy nhiên, nếu chúng ta suy nghĩ thoáng qua, hành vi, có hai hội tụ con đường khác nhau.Giả sử Reverter chậm trễ chậm trễ tnotandCửa hàng và cổng OR đứng và chậm trễ. đồ và chuỗiSự kiện như đồ 6.21 (B) đã - si.Trong chiều rộng tnotoccurs tai nạn 0'glitchĐầu ra, vì ở dưới đường dẫn các tín hiệu phát triển nhanh hơn ở trên đường.Tương tự, một static-0 rủi ro là một mạch điện của đầu ra tạo ra một "1" bị trục trặc điều kiệnKhi đại số Boole phân tích dự báo, đầu ra nên là một sự ổn định "0".