ImplementationWe first examine the

Implementation
We first examine the definition of sequential consistency. Even though all processors only need to see some total order of the Write operations, observe that if two Write operations are related by causality (i.e., the second Write begins causally after a Read that reads the value written by the first Write),then the order of the two Writes seen by all the processors also satisfies causal order! In the implementation, even though a total order broadcast primitive is used, observe that it implicitly provides causal ordering on all the Writeoperations. Thus, due to the nature of the definition of causal ordering in shared memory systems, a total order broadcast also provides causal order broadcast, unlike the case for message-passing systems. (Exactly why is it so?)

In contrast to the SC requirement, causal consistency implicitly requires only that causal order be provided. Thus, a causal order broadcast can be used in the implementation. The details of the implementation are left as Exercise 12.5.

12.2.4 PRAM (pipelined RAM) or processor consistency

Causal consistency requires all causally related Writes to be seen in the same order by all processors. This may be viewed as being too restrictive for some applications. A weaker form of consistency requires only that Write operations issued by the same (any one) processor are seen by all other processors in the same order that they were issued, but Write operations issued by different processors may be seen in different orders by different processors. In relation to the “causality” relation between operations, only the local causality relation,as defined by the local order of Write operations, needs to be seen by other processors. Hence, this form of consistency is termed processor consistency.An equivalent name for this consistency model is pipelined RAM (PRAM),to capture the behavior that all operations issued by any processor appear to
the other processors in a FIFO pipelined sequence. PRAM consistency wasdefined by [25].

Kết quả (Việt) 1:

Thực hiệnChúng tôi đầu tiên xem xét định nghĩa của tính nhất quán tuần tự. Mặc dù bộ vi xử lý tất cả chỉ cần để xem một số đơn đặt hàng tất cả các hoạt động ghi, quan sát rằng nếu hai viết hoạt động có liên quan bởi nhân quả (tức là, thứ hai viết bắt đầu nào sau khi một đọc đọc giá trị viết bởi đầu tiên ghi lưu), sau đó thứ tự viết hai nhìn thấy tất cả các bộ vi xử lý cũng đáp ứng causal lệnh. Trong việc thực hiện, mặc dù một nguyên thủy phát sóng tất cả các đơn đặt hàng được sử dụng, quan sát rằng nó ngầm cung cấp đặt hàng quan hệ nhân quả trên tất cả các Writeoperations. Do đó, do bản chất của định nghĩa của đặt hàng quan hệ nhân quả trong bộ nhớ dùng chung hệ thống, một phát sóng tất cả các đơn đặt hàng cũng cung cấp quan hệ nhân quả thứ tự phát sóng, không giống như các trường hợp cho hệ thống thông qua tin nhắn. (Chính xác tại sao là nó như vậy?)Trái ngược với yêu cầu SC, quan hệ nhân quả nhất quán ngầm yêu cầu chỉ rằng quan hệ nhân quả thứ tự được cung cấp. Vì vậy, một quan hệ nhân quả thứ tự phát sóng có thể được sử dụng trong việc thực hiện. Các chi tiết của việc thực hiện được trái như tập thể dục 12,5.12.2.4 PRAM (pipelined RAM) hoặc bộ vi xử lý nhất quánQuan hệ nhân quả nhất quán đòi hỏi tất cả nào có liên quan nhất viết để được nhìn thấy theo thứ tự của bộ vi xử lý tất cả. Điều này có thể được xem như là quá hạn chế cho một số ứng dụng. Một hình thức yếu hơn của tính nhất quán yêu cầu chỉ rằng hoạt động ghi được phát hành bởi cùng một (bất kỳ một) bộ vi xử lý được xem bởi tất cả các bộ xử lý theo thứ tự mà họ đã được ban hành, nhưng hoạt động viết do bộ vi xử lý khác nhau có thể được nhìn thấy trong đơn đặt hàng khác nhau của bộ vi xử lý khác nhau. Liên quan đến mối quan hệ "quan hệ nhân quả" giữa hoạt động, chỉ mối quan hệ nhân quả địa phương, như được định nghĩa bởi bộ địa phương hoạt động viết, cần phải được nhìn thấy bởi bộ xử lý khác. Do đó, đây là hình thức nhất quán được gọi là bộ vi xử lý nhất quán. Một tên tương đương cho mô hình thống nhất này pipelined RAM (PRAM), để nắm bắt hành vi có vẻ như tất cả hoạt động do bất kỳ bộ xử lýCác bộ vi xử lý khác trong một FIFO pipelined chuỗi. PRAM nhất quán wasdefined [25].

Kết quả (Việt) 2:

Thực hiện
Chúng tôi đầu tiên kiểm tra định nghĩa của tính nhất quán tuần tự. Mặc dù tất cả các bộ vi xử lý chỉ cần nhìn thấy một số tổng số thứ tự của các hoạt động Write, quan sát rằng nếu hai hoạt động Write có liên quan của quan hệ nhân quả (tức là, các Viết thứ hai bắt đầu quan hệ nhân quả sau một đọc mà đọc các giá trị được viết bởi các Viết đầu tiên), sau đó các thứ tự của hai viết xem bởi tất cả các bộ vi xử lý còn đáp ứng tự nhân quả! Trong việc thực hiện, mặc dù lệnh tổng phát sóng nguyên thủy được sử dụng, quan sát nó ngầm cung cấp đặt hàng nhân quả trên tất cả các Writeoperations. Như vậy, do tính chất của định nghĩa của trật tự nhân quả trong hệ thống bộ nhớ chia sẻ, tổng cộng phát sóng đơn đặt hàng cũng cung cấp truyền hình trật tự nhân quả, không giống như các trường hợp cho các hệ thống thông đi qua. (Chính xác lý do tại sao nó như vậy?) Ngược lại với các yêu cầu SC, tính thống nhất nguyên nhân ngầm chỉ đòi hỏi rằng trật tự nhân quả được cung cấp. Như vậy, một phát sóng thứ tự nhân quả có thể được sử dụng trong việc thực hiện. Các chi tiết của việc thực hiện còn lại là tập 12.5. 12.2.4 PRAM (RAM pipeline) hoặc bộ xử lý thống nhất nhất quán quan hệ nhân quả đòi hỏi tất cả viết tương quan duyên hệ để được nhìn thấy trong cùng một thứ tự của tất cả các bộ vi xử lý. Điều này có thể được xem như là quá hạn chế cho một số ứng dụng. Một dạng yếu nhất quán chỉ đòi hỏi rằng các hoạt động Write do cùng (bất kỳ một) bộ xử lý được nhìn thấy bởi tất cả các xử lý khác trong các thứ tự mà chúng đã được ban hành, nhưng Viết hoạt động do bộ vi xử lý khác nhau có thể được nhìn thấy trong các đơn đặt hàng khác nhau bằng cách xử lý khác nhau . Trong mối quan hệ với các "nhân quả" mối quan hệ giữa các hoạt động, chỉ có mối quan hệ nhân quả của địa phương, theo quy định của trật tự địa phương hoạt động Write, cần phải được nhìn thấy bằng cách xử lý khác. Do đó, hình thức này nhất quán được gọi là bộ xử lý consistency.An tên tương đương với mô hình nhất quán này là RAM pipelined (PRAM), nắm bắt các hành vi mà tất cả các hoạt động do bộ xử lý nào xuất hiện các xử lý khác trong một FIFO pipeline chuỗi. PRAM quán wasdefined bởi [25].