The LS192 and LS193 are Asynchronou

The LS192 and LS193 are Asynchronously Presettable Decade and 4-Bit Binary Synchronous UP/DOWN (Reversable) Counters. The operating modes of the LS192 decade counter and the LS193 binary counter are identical, with the only difference being the count sequences as noted in the State Diagrams. Each circuit contains four master/slave flip-flops, with internal gating and steering logic to provide master reset, individual preset, count up and count down operations. Each flip-flop contains JK feedback from slave to master such that a LOW-to-HIGH transition on its T input causes the slave, and thus the Q output to change state. Synchronous switching, as opposed to ripple counting, is achieved by driving the steering gates of all stages from a common Count Up line and a common Count Down line, thereby causing all state changes to be initiated simultaneously. A LOW-to-HIGH transition on the Count Up input will advance the count by one; a similar transition on the Count Down input will decrease the count by one. While counting with one clock input, the other should be held HIGH. Otherwise, the circuit will either count by twos or not at all, depending on the state of the first flip-flop, which cannot toggle as long as either Clock input is LOW.
The Terminal Count Up (TCU) and Terminal Count Down (TCD) outputs are normally HIGH. When a circuit has reached the maximum count state (9 for the LS192, 15 for the LS193), the next HIGH-to-LOW transition of the Count Up Clock will cause TCU to go LOW. TCU will stay LOW until CPU goes HIGH again, thus effectively repeating the Count Up Clock, but delayed by two gate delays. Similarly, the TCD output will go LOW when the circuit is in the zero state and the Count Down Clock goes LOW. Since the TC outputs repeat the clock waveforms, they can be used as the clock input signals to the next higher order circuit in a multistage counter. Each circuit has an asynchronous parallel load capability permitting the counter to be preset. When the Parallel Load (PL) and the Master Reset (MR) inputs are LOW, information present on the Parallel Data inputs (P0, P3) is loaded into the counter and appears on the outputs regardless of the conditions of the clock inputs. A HIGH signal on the Master Reset input will disable the preset gates, override both Clock inputs, and latch each Q output in the LOW state. If one of the Clock inputs is LOW during and after a reset or load operation, the next LOW-to-HIGH transition of that Clock will be interpreted as a legitimate signal and will be counted.

Kết quả (Việt) 1:

Các LS192 và LS193 là không đồng bộ thập kỷ Presettable và 4-Bit nhị phân xoay lên/xuống công tơ (Reversable). Các chế độ hoạt động của LS192 thập kỷ và truy cập LS193 nhị phân là giống hệt nhau, với sự khác biệt duy nhất là các dãy số như được ghi trong biểu đồ trạng thái. Mỗi mạch có chứa bốn master/slave flip-flops, nội bộ gating và logic cung cấp tổng thể thiết lập lại ban chỉ đạo, cá nhân đặt trước, đếm và đếm xuống hoạt động. Flip-flop mỗi chứa JK phản hồi từ nô lệ để làm chủ như vậy mà một thấp-để-cao chuyển tiếp vào nguyên nhân của nó vào T nô lệ, và do đó Q đầu ra để thay đổi trạng thái. Đồng bộ chuyển đổi, như trái ngược với gợn đếm, là đạt được bằng lái xe các cửa lái của tất cả các giai đoạn từ một dòng đếm lên phổ biến và một phổ biến đếm xuống đường, do đó gây ra tất cả các thay đổi nhà nước để được bắt đầu cùng một lúc. Một quá trình chuyển đổi thấp đến cao đếm lên đầu vào sẽ tạm ứng các tính của một; một quá trình chuyển đổi tương tự như trên các số đếm xuống đầu vào sẽ giảm số một. Trong khi đếm với một đồng hồ đầu vào, khác sẽ được tổ chức cao. Nếu không, mạch sẽ hoặc là tính bằng twos hay không ở tất cả, tùy thuộc vào bang flip-flop đầu tiên, mà không thể chuyển đổi như đầu vào đồng hồ hoặc là thấp.Kết quả đầu ra thiết bị đầu cuối đếm lên (TCU) và thiết bị đầu cuối đếm xuống (TCD) là bình thường cao. Khi một mạch đã đạt đến trạng thái tối đa tính (9 cho LS192, 15 cho LS193), sự chuyển đổi cao thấp tiếp theo của đồng hồ lên tính sẽ gây ra TCU đi thấp. TCU sẽ được thấp cho đến khi CPU đi cao một lần nữa, do đó hiệu quả lặp đi lặp lại các đồng hồ đếm lên, nhưng bị trì hoãn bởi hai cửa sự chậm trễ. Tương tự như vậy, sản lượng TCD sẽ đi thấp khi mạch là bang zero và đếm xuống Clock đi thấp. Kể từ khi kết quả đầu ra TC lặp lại waveforms đồng hồ, chúng có thể được sử dụng như là tín hiệu đầu vào đồng hồ để tiếp theo thứ tự mạch cao hơn một truy cập nhiều tầng. Mỗi mạch có một khả năng tải song song không đồng bộ cho phép truy cập vào được cài sẵn. Khi tải song song (PL) và các đầu vào Master Reset (MR) là thấp, thông tin hiện nay về các yếu tố đầu vào dữ liệu song song (P0, P3) được nạp vào truy cập và xuất hiện trên kết quả đầu ra bất kể điều kiện đầu vào đồng hồ. Một tín hiệu cao trên đầu vào Master Reset sẽ vô hiệu hóa các cài đặt trước cửa, ghi đè lên cả hai đầu vào đồng hồ và chốt mỗi sản lượng Q thuộc bang thấp. Nếu một trong những yếu tố đầu vào Clock thấp trong và sau khi một hoạt động thiết lập lại hoặc tải, sự chuyển đổi thấp đến cao tiếp theo của rằng đồng hồ sẽ được giải thích như là một tín hiệu hợp pháp và sẽ được tính.

Kết quả (Việt) 2:

Các LS192 và LS193 là Thập kỷ không đồng bộ Presettable và 4-Bit nhị phân đồng bộ UP / DOWN (đảo ngược) đếm. Các chế độ hoạt động của bộ đếm LS192 thập kỷ và LS193 đếm nhị phân là giống hệt nhau, với sự khác biệt duy nhất là các chuỗi số như đã nêu trong sơ đồ nhà nước. Mỗi mạch chứa bốn master / slave flip-flops, với gating nội bộ và chỉ đạo logic để cung cấp cài lại, cài sẵn cá nhân, đếm lên và đếm xuống hoạt động. Mỗi flip-flop JK chứa thông tin phản hồi từ nô lệ để làm chủ như vậy là một quá trình chuyển đổi LOW-to-CAO trên đầu vào T của nó gây ra các nô lệ, và do đó sản lượng Q để thay đổi trạng thái. Đồng bộ chuyển đổi, trái với gợn đếm, đạt được bằng lái xe các cửa lái của tất cả các giai đoạn từ một Count chung đường lên và một Count chung xuống dòng, do đó gây ra tất cả các thay đổi trạng thái được khởi đầu cùng một lúc. Sự chuyển tiếp LOW-to-CAO trên Đếm Up đầu vào sẽ tiến đếm một; chuyển đổi tương tự trên Count Down đầu vào sẽ làm giảm số đếm một. Trong khi kể với một đầu vào đồng hồ, người kia nên được tổ chức cao. Nếu không, các mạch sẽ hoặc là đếm bằng twos hoặc không, tùy thuộc vào trạng thái của đầu tiên flip-flop, mà không thể chuyển đổi miễn là một trong hai đầu vào đồng hồ là LOW.
The Terminal Đếm Up (TCU) và Terminal Count Down (TCD ) đầu ra là bình thường cao. Khi một mạch đã đạt đến trạng thái đếm tối đa (9 cho LS192, 15 cho LS193), quá trình chuyển đổi HIGH-to-LOW tiếp theo của Đếm Up Clock sẽ gây TCU đi LOW. TCU sẽ ở lại cho đến khi LOW CPU đi CAO lần nữa, do đó hiệu quả lặp lại Count Up Đồng hồ, nhưng bị trì hoãn bởi hai sự chậm trễ cửa khẩu. Tương tự như vậy, sản lượng TCD sẽ đi LOW khi mạch đang ở trạng thái không và các Count Down Clock đi LOW. Kể từ khi đầu ra TC lặp lại các dạng sóng đồng hồ, chúng có thể được sử dụng như là các tín hiệu đồng hồ đầu vào cho mạch bậc cao tiếp theo trong một truy cập nhiều tầng. Mỗi mạch có khả năng tải song song không đồng bộ cho phép truy cập để được cài sẵn. Khi Load song song (PL) và Reset Master (MR) đầu vào là LOW, trình bày thông tin trên các đầu vào dữ liệu song song (P0, P3) được nạp vào quầy và xuất hiện trên kết quả đầu ra không phụ thuộc vào điều kiện của các nguyên liệu đầu vào đồng hồ. Một tín hiệu CAO trên Master Reset đầu vào sẽ vô hiệu hóa các cổng định trước, ghi đè lên cả hai đầu vào đồng hồ, và chốt mỗi đầu ra Q ở trạng thái LOW. Nếu một trong những yếu tố đầu vào đồng hồ là LOW trong và sau khi một hoạt động thiết lập lại hoặc tải, quá trình chuyển đổi LOW-to-CAO tiếp theo của đồng hồ sẽ được hiểu như là một tín hiệu hợp pháp và sẽ được tính.