FUNCTIONAL DESCRIPTIONThe LS160A/16

FUNCTIONAL DESCRIPTION
The LS160A/161A/162A/163A are 4-bit synchronous
counters with a synchronous Parallel Enable (Load) feature.
The counters consist of four edge-triggered D flip-flops with
the appropriate data routing networks feeding the D inputs. All
changes of the Q outputs (except due to the asynchronous
Master Reset in the LS160A and LS161A) occur as a result of,
and synchronous with, the LOW to HIGH transition of the
Clock input (CP). As long as the set-up time requirements are
met, there are no special timing or activity constraints on any
of the mode control or data inputs.
Three control inputs — Parallel Enable (PE), Count Enable
Parallel (CEP) and Count Enable Trickle (CET) — select the
mode of operation as shown in the tables below. The Count
Mode is enabled when the CEP, CET, and PE inputs are HIGH.
When the PE is LOW, the counters will synchronously load the
data from the parallel inputs into the flip-flops on the LOW to
HIGH transition of the clock. Either the CEP or CET can be
used to inhibit the count sequence. With the PE held HIGH, a
LOW on either the CEP or CET inputs at least one set-up time
prior to the LOW to HIGH clock transition will cause the
existing output states to be retained. The AND feature of the
two Count Enable inputs (CET•CEP) allows synchronous
cascading without external gating and without delay accumulation
over any practical number of bits or digits.
The Terminal Count (TC) output is HIGH when the Count
Enable Trickle (CET) input is HIGH while the counter is in its
maximum count state (HLLH for the BCD counters, HHHH for

Kết quả (Việt) 1:

MÔ TẢ CHỨC NĂNGLS160A/161A/162A/163A được 4-bit đồng bộđồng hồ với một tính năng song song sử (Load) đồng bộ.Đồng hồ bao gồm bốn cạnh kích hoạt D flip-flops vớithích hợp dữ liệu định tuyến mạng cho ăn đầu vào D. Tất cảCác thay đổi của kết quả đầu ra Q (ngoại trừ do sự không đồng bộNắm vững các đặt lại trong LS160A và LS161A) xảy ra như là kết quả của,và đồng bộ với, thấp để quá trình chuyển đổi cao của cácĐồng hồ đầu vào (CP). Miễn là các yêu cầu thời gian thiết lậpđáp ứng, không có không có những hạn chế thời gian hoặc hoạt động đặc biệt vào bất kỳCác chế độ kiểm soát hoặc dữ liệu đầu vào.Ba điều khiển đầu vào-song song sử (PE), cho phép tínhSong song (CEP) và Count sử tia nước (CET) — chọn cácchế độ hoạt động như thể hiện trong bảng dưới đây. Mục tiêuChế độ được kích hoạt khi CEP, CET, và PE đầu vào cao.Khi các PE là thấp, đồng hồ sẽ đồng bộ nạp cácdữ liệu từ các đầu vào song song thành flip-flops ngày thấp đếnCAO chuyển đổi của đồng hồ. CEP hoặc CET có thểđược sử dụng để ức chế dãy số. Với PE tổ chức cao, mộtTHIẾU hoặc CEP hoặc CET độc ít nhất một thiết lập thời giantrước khi thấp đến cao đồng hồ quá trình chuyển đổi sẽ gây ra cáchiện có kỳ đầu ra sẽ được giữ lại. Các tính năng và của cáchai số kích hoạt đầu vào (CET•CEP) cho phép đồng bộtầng mà không có gating bên ngoài và không có sự chậm trễ tích lũytrong bất kỳ số thực tế của bit hoặc chữ số.Thiết bị đầu cuối truy cập (TC) sản lượng là cao khi đếmKích hoạt tính năng tia nước (CET) đầu vào là cao trong khi truy cập là trong của nótối đa số nhà nước (HLLH cho đồng hồ BCD, HHHH cho

Kết quả (Việt) 2:

MÔ TẢ CHỨC NĂNG
Các LS160A / 161A / 162A / 163A là 4-bit đồng bộ
quầy với một Parallel Enable (Load) Tính năng đồng bộ.
Các quầy bao gồm bốn cạnh-kích hoạt D flip-flops với
các mạng dữ liệu định tuyến thích hợp cho ăn đầu vào D. Tất cả
những thay đổi của các kết quả đầu ra Q (trừ do sự không đồng bộ
Thiết lập lại Master trong LS160A và LS161A) xảy ra như là kết quả của,
và đồng bộ với, LOW để chuyển HIGH của
đầu vào Clock (CP). Miễn là các yêu cầu thiết lập thời gian được
đáp ứng, không có thời gian hoặc hoạt động hạn chế đặc biệt trên bất kỳ
của các chế độ kiểm soát hoặc dữ liệu đầu vào.
Ba yếu tố đầu vào kiểm soát - Song song Enable (PE), Count Enable
Parallel (CEP) và Count Enable Trickle (CET) - chọn
chế độ hoạt động như thể hiện trong bảng dưới đây. The Count
Mode được kích hoạt khi CEP, CET, và đầu vào PE là CAO.
Khi PE là LOW, các quầy sẽ đồng bộ tải các
dữ liệu từ các đầu vào song song vào các flip-flops trên LOW để
chuyển HIGH của đồng hồ. Hoặc là CEP hoặc CET có thể được
sử dụng để ngăn chặn các chuỗi số. Với PE tổ chức HIGH, một
LOW trên hoặc là CEP hoặc CET đầu vào ít nhất một thời gian cài đặt
trước để LOW HIGH quá trình chuyển đổi đồng hồ sẽ gây ra các
trạng thái đầu ra hữu sẽ được giữ lại. Các VÀ tính năng của
hai Đếm Enable đầu vào (CET • CEP) cho phép đồng bộ
tầng mà không gating bên ngoài và không bị tích tụ chậm trễ
trên bất kỳ số thực tế của các bit hoặc chữ số.
The Count Terminal (TC) đầu ra là HIGH khi Count
Enable Trickle (CET) đầu vào là cao trong khi truy cập được vào nó
nhà nước số tối đa (HLLH cho các quầy BCD, cho HHHH