The asynchronous Master Reset (MR),

The asynchronous Master Reset (MR), when LOW,
overrides all other input conditions and forces the Q outputs
LOW.
Special logic features of the LS194A design which increase the range of application are described below:
Two mode control inputs (S0, S1) determine the synchronous operation of the device. As shown in the Mode Selection Table, data can be entered and shifted from left to right (shift right, Q0Q1, etc.) or right to left (shift left, Q3 Q2, etc.), or parallel data can be entered loading all four bits of the register simultaneously. When both S0 and S1,are LOW, the existing data is retained in a “do nothing” mode without restricting the HIGH to LOW clock transition.
D-type serial data inputs (DSR, DSL) are provided on both the first and last stages to allow multistage shift right or shift left data transfers without interfering with parallel load
operation.

Kết quả (Việt) 2:

Các Master Reset không đồng bộ (MR), khi LOW,
ghi đè tất cả các điều kiện đầu vào khác và buộc các đầu ra Q
LOW.
Tính năng lý đặc biệt của thiết kế LS194A làm tăng phạm vi của các ứng dụng được mô tả dưới đây:
Hai đầu vào chế độ kiểm soát (S0, S1) xác định các hoạt động đồng bộ của thiết bị. Như thể hiện trong Bảng Chế độ lựa chọn, dữ liệu có thể được nhập vào và chuyển từ trái sang phải (shift phải, Q0Q1, vv) hoặc phải sang trái (shift trái, Q3 Q2, vv), hoặc dữ liệu song song có thể được nhập vào tải tất cả bốn bit của thanh ghi đồng thời. Khi cả hai S0 và S1, là LOW, các dữ liệu hiện có được giữ lại trong một chế độ "không làm gì" mà không hạn chế CAO để chuyển đồng hồ LOW.
D-loại đầu vào dữ liệu nối tiếp (DSR, DSL) được cung cấp trên cả hai giai đoạn đầu tiên và cuối cùng để cho phép nhiều tầng dịch phải hoặc chuyển dữ liệu truyền đi mà không can thiệp với tải song song
hoạt động.