take place, which eliminates the ne

take place, which eliminates the need for costly ultrafast annealing techniques and allows one to fabricate devices with shorter channels. The key to fabricating a junctionless gated resistor is the formation of a semiconductor layer that is thin and narrow enough to allow for full depletion of carriers when the device is turned off. The semiconductor also needs to be heavily doped to allow for a reasonable amount of current flow when the device is turned on. Putting these two constraints together imposes the use of nanoscale dimensions and high doping concentrations. The operation principle of the gated resistor has recently been investigated through simulations by several research groups, including the Technische Universita¨t Mu ¨nchen, Carnegie Mellon University, IMEC and the Tyndall National Institute. The different teams used different names for their devices: vertical slit field-effect transistor (VeSFET)3, nanowire pinch-off FET4,5 or junctionless multigate field-effect transistor6, but all these devices rely on the same basic principle of operation. More generally, the nanowire structure is steadily gaining acceptance as the best option for future nanoscale transistor fabrication7–10.
An extremely simple transistor fabrication process Silicon-on-insulator (SOI) technology can be used to produce high-quality, single-crystal silicon films with a thickness of a few nanometres.UsingcommercialSOIwafersandelectron-beamlithography, we have defined silicon nanowires (or nanoribbons) a few tens of nanometres wide and 10 nm thick. After growing a 10-nm gate oxide, the nanowires were uniformly doped by ion implantation, using arsenic to dope the n-type devices and BF2 to dope the p-type devices. The implant energies and doses were chosen to yield uniform doping concentrations ranging from of 21019 to 51019 atoms cm23 in different wafers. Such high doping levels are traditionally reserved for source and drain extension formation in CMOS devices. In the gated resistor, high doping is required to ensure a high current drive and good source and drain contact resistance; it also imposes the use of nanowire

Kết quả (Việt) 2:

diễn ra, trong đó loại bỏ sự cần thiết cho các kỹ thuật ủ cực nhanh và tốn kém cho phép một để chế tạo các thiết bị với các kênh ngắn hơn. Chìa khóa để chế tạo một junctionless gated điện trở là sự hình thành của một lớp bán dẫn mỏng và đủ hẹp để cho phép cho sự suy giảm toàn của các hãng khi thiết bị đã được tắt. Các chất bán dẫn cũng cần phải được nhiều pha tạp để cho phép một số tiền hợp lý của fl ow hiện khi điện thoại được bật. Đưa hai khó khăn này lại với nhau áp đặt việc sử dụng các kích thước nano và nồng độ pha tạp cao. Nguyên tắc hoạt động của điện trở gated gần đây đã được nghiên cứu qua các mô phỏng của nhiều nhóm nghiên cứu, bao gồm cả các ¨nchen Technische Universität Mụ, Đại học Carnegie Mellon, IMEC và Viện quốc gia Tyndall. Các đội bóng khác nhau sử dụng các tên khác nhau cho các thiết bị của họ: dọc khe fi lĩnh transistor hiệu ứng (VeSFET) 3, dây nano pinch-off FET4,5 hoặc junctionless fi multigate lĩnh quả transistor6, nhưng tất cả các thiết bị này dựa trên nguyên tắc cơ bản vận hành tương tự. Tổng quát hơn, cấu trúc dây nano đang dần được chấp nhận như là lựa chọn tốt nhất cho tương lai nano transistor fabrication7-10.
An (SOI) công nghệ cực kỳ đơn giản quá trình chế tạo transistor Silicon-on-insulator có thể được sử dụng để sản xuất chất lượng cao, đơn tinh thể silicon LMS fi với độ dày của một vài nanometres.UsingcommercialSOIwafersandelectron-beamlithography, chúng tôi có fi ned dây nano de silicon (hoặc nanoribbons) vài chục nanomet và 10 nm dày. Sau khi phát triển một cổng oxide 10-nm, các dây nano được thống nhất pha tạp bằng cách cấy ion, sử dụng arsenic để dope các thiết bị n-type và BF2 để dope các thiết bị p-type. Các nguồn năng lượng implant và liều đã được lựa chọn để mang lại nồng độ doping đồng phục khác nhau, từ 2? 1019-5? 1019 nguyên tử cm23 trong tấm khác nhau. Mức doping cao như vậy được truyền thống dành cho nguồn và hình mở rộng cống trong các thiết bị CMOS. Trong các điện trở gated, doping cao là cần thiết để đảm bảo một ổ đĩa hiện hành cao và nguồn tốt và khả năng liên hệ với cống; nó cũng gây ra việc sử dụng các dây nano