period of 16,784,000ns) and finally

period of 16,784,000ns) and finally the vertical sync pulse is defined as 1 until 15,700,000ns at which time it goes to zero, returning to 1 at 15,764,000ns.
Clearly it would not be sensible to define a clock of 10ns for these calculations, so the largest common divisor is a clock of 2s, so we can divide down the system clock by 2000 to get a vertical sync clock of 2s to simplify and make the design as compact as possible.

Kết quả (Việt) 1:

thời gian của 16,784, 000ns) và cuối cùng đồng bộ dọc xung được định nghĩa là 1 cho đến khi 15,700, 000ns mà tại đó thời gian nó đi về không, quay trở lại 1 tại 15,764, 000ns.Rõ ràng nó sẽ không được hợp lý để xác định một chiếc đồng hồ của 10ns cho những tính toán, do đó, ước chung lớn nhất là một chiếc đồng hồ 2, do đó, chúng tôi có thể chia cho xuống đồng hồ hệ thống 2000 để có được một chiếc đồng hồ đồng bộ dọc trong 2s để đơn giản hóa và làm cho thiết kế nhỏ gọn nhất có thể.

Kết quả (Việt) 2:

kỳ 16,784,000ns) và cuối cùng là xung đồng bộ dọc được định nghĩa là 1 cho đến khi 15,700,000ns lúc đó nó đi đến số không, trở về 1 tại 15,764,000ns.
Rõ ràng nó sẽ không được hợp lý để xác định một đồng hồ của 10ns cho những tính toán, vì vậy ước số chung lớn nhất là một chiếc đồng hồ của 2s, vì vậy chúng tôi có thể chia xuống đồng hồ hệ thống vào năm 2000 để có được một chiếc đồng hồ đồng bộ dọc của 2s để đơn giản hóa và làm cho thiết kế càng nhỏ gọn càng tốt.