9.2.1 The Basic Fabrication Process

9.2.1 The Basic Fabrication Process
The majority of bipolar transistors used in ICs are of the n-p-n type tacause the higher mobility of minority carriers (electrons) in the base region results in higher-speed per-formance than can be obtained with p-n-p types. Figure 9.7 shows a perspective view of an n-p-n bipolar transistor, in which lateral isolation is provided by oxide walls and ver¬tical isolation is provided by the n'-p junction. The lateral oxide isolation approach reduces not only the device size, but also the parasitic capacitance because of the smaller dielec¬tric constant of silicon dioxide (3.9. compared with 11.9 for silicon). This section now con-siders the major process steps that are used to fabricate the device shown in Figure 9.7.
For an n-p-n bipolar transistor, the starting material is a p-type. lightly doped (-1015 cm ). < 111 >- or -oriented, polished silicon wafer. Because the junctions are formed inside the semiconductor, the choice of crystal orientation is not as critical as for MOS devices (see Section 9.3). The first step is to fonn a buried layer. The main purpose of this layer is to minimize the series resistance of the collector. A thick oxide (0.5-1 Jim) is thermally grown on the wafer, and a window is then opened in the oxide. A precisely controlled amount of low-energy arsenic ions (~30 keV, -10 cm ) is implanted into the window region to serve as a predeposit (Fig. 9.8a). Next, a high-temperature (~1100°C) drive-in step forms the n* buried layer, which has a typical sheet resistance of approximately 20 Q/D.

Kết quả (Việt) 1:

9.2.1 quá trình chế tạo cơ bản
phần bóng bán dẫn lưỡng cực được sử dụng trong ICs là của tacause n-p-n loại di động cao hơn của thiểu số tàu sân bay (điện tử) trong các vùng căn cứ kết quả ở tốc độ cao hơn cho formance hơn có thể thu được với các loại p-n-p. Con số 9.7 cho thấy một quan điểm nhìn của một bóng bán dẫn lưỡng cực n-p-n, trong đó cô lập bên được cung cấp bởi bức tường ôxít và ver¬tical cô lập được cung cấp bởi n'-p giao lộ. Phương pháp tiếp cận cô lập bên ôxít làm giảm không chỉ kích thước thiết bị, nhưng cũng có điện dung ký sinh vì hằng số dielec¬tric nhỏ hơn của điôxít silic (3.9. so với 11.9 cho silic). Điều này phần bây giờ con-siders bước quá trình chính được sử dụng để chế tạo thiết bị hiển thị trong hình 9.7.
cho một bóng bán dẫn lưỡng cực n-p-n, các tài liệu bắt đầu là một kiểu p. nhẹ sườn (-1015 cm). < 111 >- hoặc bánh wafer silicon theo định hướng <100>, đánh bóng. Bởi vì các liên kết được hình thành bên trong bán dẫn, sự lựa chọn của định hướng tinh thể không phải là quan trọng đối với thiết bị MOS (xem phần 9.3). Bước đầu tiên là fonn một lớp bị chôn vùi. Mục đích chính của lớp này là để giảm thiểu kháng loạt của các nhà sưu tập. Ôxít dày (0,5-1 Jim) nhiệt được trồng trên wafer, và một cửa sổ được mở ra sau đó trong ôxít. Một số tiền chính xác kiểm soát của năng lượng thấp asen ion (~ 30 keV, -10 cm) cấy ghép vào vùng cửa sổ để phục vụ như là một predeposit (hình 9.8a). Tiếp theo, một bước drive-in nhiệt độ cao (~ 1100° C) tạo thành n * chôn lớp, mà có một sức đề kháng điển hình tấm của khoảng 20 Q/D.

Kết quả (Việt) 2:

9.2.1 Quá trình chế tạo cơ bản
Phần lớn các bóng bán dẫn lưỡng cực được sử dụng trong IC là loại NPN tacause tính di động cao hơn các tàu sân bay thiểu số (điện tử) trong kết quả khu vực căn cứ ở tốc độ cao hơn cho mỗi quả hoạt động hơn có thể thu được với các loại PNP. Hình 9.7 cho thấy một quan điểm quan điểm của một bóng bán dẫn lưỡng cực NPN, trong đó cô lập bên được cung cấp bởi các bức tường oxit và ver ¬ tical cô lập được cung cấp bởi các ngã ba N-p. Cách tiếp cận oxit cô lập bên làm giảm không chỉ kích thước thiết bị, mà còn là điện dung ký sinh vì điện môi liên tục tric ¬ nhỏ hơn của silic dioxide (3.9. So với 11,9 cho silicon). Phần này bây giờ con-siders các bước quá trình chính được sử dụng để chế tạo các thiết bị thể hiện trong hình 9.7.
Đối với một bóng bán dẫn lưỡng cực NPN, nguyên liệu ban đầu là một loại p. pha tạp nhẹ (-1015 cm). <111> - hoặc <100> theo định hướng, đánh bóng wafer silicon. Bởi vì các mối nối được hình thành bên trong các chất bán dẫn, sự lựa chọn của định hướng tinh thể là không quan trọng như cho các thiết bị MOS (xem Phần 9.3). Bước đầu tiên là để fonn một lớp chôn cất. Mục đích chính của lớp này là để giảm thiểu sức đề kháng loạt các nhà sưu tập. Một oxit dày (0,5-1 Jim) được nhiệt trồng trên wafer, và một cửa sổ sau đó được mở ra trong oxit. Một số lượng kiểm soát chính xác của các ion asen năng lượng thấp (~ 30 keV, -10 cm) được cấy vào khu vực cửa sổ để phục vụ như một predeposit (Hình 9.8a). Tiếp theo, một nhiệt độ cao (~ 1100 ° C) lái xe trong bước hình thành n * lớp chôn cất, trong đó có một sức đề kháng tờ điển hình của khoảng 20 Q / D.