Be aware of the theoretical limitat

Be aware of the theoretical limitation of synthesis software.
0 Be aware of the hardware complexity of different VHDL operators.
0 Isolate tri-state buffers from other logic and code them in a separate segment.
0 Unless there is a compelling reason, use a multiplexer instead of an internal tri-state
0 Avoid using the ’ - ’ value of the std-logic data type as an input value.
0 In RT-level description, there is no effective way to eliminate glitches from a combinational
circuit. We should deal with the glitches rather than attempting to derive a
glitch-free combinational circuit.
bus.
0 Do not use delay-sensitive design in RT-level description.

Kết quả (Việt) 1:

Được nhận thức của lý thuyết giới hạn của phần mềm tổng hợp.0 được nhận thức của sự phức tạp phần cứng khác nhau VHDL nhà khai thác.0 cô lập tri-nhà nước bộ đệm từ logic khác và mã chúng trong một phân đoạn riêng biệt.0 trừ khi có một lý do hấp dẫn, sử dụng một đa thay vì một nội bộ trị-nhà nước0 tránh sử dụng '-' giá trị của kiểu dữ liệu std-logic như là một giá trị đầu vào.0 trong mô tả cấp RT, không còn cách hiệu quả để loại bỏ các lỗi từ một luậnMạch. Chúng ta phải đối phó với sự ổn định chứ không phải là cố gắng để lấy được mộttrục trặc-Việt luận mạch.xe buýt.0 không sử dụng thiết kế nhạy cảm với sự chậm trễ trong cấp RT mô tả.

Kết quả (Việt) 2:

Hãy nhận biết các giới hạn lý thuyết của phần mềm tổng hợp.
0 nhận thức được sự phức tạp của phần cứng của các nhà khai thác VHDL khác nhau.
0 Cô lập bộ đệm ba trạng thái từ logic khác và mã chúng trong một phân đoạn riêng biệt.
0 Trừ khi có một lý do thuyết phục, sử dụng một bộ đa thay vì một bộ ba trạng thái
0 Tránh sử dụng '-'. giá trị của kiểu dữ liệu std-logic như là một giá trị nhập
0 trong mô tả RT cấp, không có cách nào hiệu quả để loại bỏ trục trặc từ một tổ hợp
mạch. Chúng ta nên đối phó với sự ổn định hơn là cố gắng để lấy được một
trục trặc-Việt tổ hợp mạch.
Xe buýt.
0 Không sử dụng thiết kế chậm trễ nhạy cảm trong mô tả RT cấp.