17.4 MULTITHREADING AND CHIP MULTIP

17.4 MULTITHREADING AND CHIP MULTIPROCESSORS
The most important measure of performance for a processor is the rate at which it
executes instructions. This can be expressed as
MIPS rate=f *IPC
where fis the processor clock frequency, in MHz, and IPC(instructions per cycle)
is the average number of instructions executed per cycle. Accordingly, designers
have pursued the goal of increased performance on two fronts: increasing clock frequency and increasing the number of instructions executed or, more properly, the
number of instructions that complete during a processor cycle. As we have seen in
earlier chapters, designers have increased IPC by using an instruction pipeline and
then by using multiple parallel instruction pipelines in a superscalar architecture.
With pipelined and multiple-pipeline designs, the principal problem is to maximize
the utilization of each pipeline stage. To improve throughput, designers have created ever more complex mechanisms, such as executing some instructions in a different order from the way they occur in the instruction stream and beginning execution of instructions that may never be needed. But as was discussed in Section 2.2,
this approach may be reaching a limit due to complexity and power consumption
concerns.
An alternative approach, which allows for a high degree of instruction-level
parallelism without increasing circuit complexity or power consumption, is called
multithreading. In essence, the instruction stream is divided into several smaller
streams, known as threads, such that the threads can be executed in parallel.
The variety of specific multithreading designs, realized in both commercial
systems and experimental systems, is vast. In this section, we give a brief survey of
the major concepts.

Kết quả (Việt) 2:

17,4 đa luồng và CHIP multiprocessors
Biện pháp quan trọng nhất của hiệu suất cho một bộ xử lý là tốc độ mà nó
thực hiện các lệnh. Điều này có thể được diễn tả như
MIPS tốc độ = f * IPC
nơi FIS bộ xử lý tần số đồng hồ, trong MHz, và IPC (hướng dẫn trên mỗi chu kỳ)
là số trung bình của các hướng dẫn thực hiện một chu kỳ. Theo đó, các nhà thiết kế
đã theo đuổi mục tiêu tăng hiệu suất trên hai mặt trận: tăng tần số đồng hồ và tăng số lượng các hướng dẫn thực hiện hoặc, đúng hơn,
số lượng hướng dẫn hoàn chỉnh trong một chu kỳ xử lý. Như chúng ta đã thấy trong
chương trước, nhà thiết kế đã tăng IPC bằng cách sử dụng một đường ống dẫn hướng dẫn và
sau đó bằng cách sử dụng nhiều đường ống dẫn song song trong một kiến trúc superscalar.
Với thiết kế pipelined và nhiều đường ống, vấn đề chính là tối đa hóa
việc sử dụng từng giai đoạn đường ống . Để cải thiện thông, nhà thiết kế đã tạo ra hơn bao giờ hết cơ chế phức tạp, chẳng hạn như thực hiện một số hướng dẫn theo một thứ tự khác với cách chúng xuất hiện trong dòng hướng dẫn và bắt đầu thực hiện các hướng dẫn có thể không bao giờ cần thiết. Tuy nhiên, như đã được thảo luận trong Phần 2.2,
phương pháp này có thể đạt đến một giới hạn do tính phức tạp và tiêu thụ điện năng
quan tâm.
Một phương pháp khác, cho phép một mức độ cao của cấp lệnh
song song mà không làm tăng độ phức tạp mạch hoặc tiêu thụ điện năng, được gọi là
đa luồng. Về bản chất, các dòng lệnh được chia thành một số nhỏ hơn
suối, được biết đến như chủ đề, như vậy là các chủ đề có thể được thực hiện song song.
Sự đa dạng của các thiết kế đa luồng cụ thể, thực hiện trong cả hai thương mại
hệ thống và hệ thống thử nghiệm, là rất lớn. Trong phần này, chúng tôi cung cấp một bản tóm tắt
các khái niệm chính.