2 HypothesisIn Differential Power A

2 Hypothesis
In Differential Power Analysis, an attacker uses a hyp othetical mo del of the device under attack to predict its p ower consumption. These predictions are then compared to the real measured p ower consumption in order to recover secret information (e.g. secret key bits). The quality of the model has a strong impact on the effectiveness of the attack and it is therefore of primary importance. While little information is available on the design and implementation of FPGAs (much of the information is proprietary), we can make assumptions about how commercial FPGAs behave at the transistor level. The most popular technology used to build programmable logic is static RAM1, where the storage cells, the logic blocks and the connection blocks are made of CMOS gates. For these circuits, it is reasonable to assume that the main component of the power consumption is the dynamic power consumption. For a single CMOS gate, we can express it as follows [7]:
PD = CLVDD2 P0→1f , (1)
where CL is the gate load capacitance, VDD the supply voltage, P0→1 the probability of a 0 → 1 output transition and f the clock frequency. Equation (1) specifies that the power consumption of CMOS circuits is data-dependent. However, for the attacker, the relevant question is to know if this data-dependent behavior is observable. This was confirmed by the following test.
Let three 4096-bit vectors be defined as follows. Initially, a0 = 00000...001 and
b0, c0 = 00000...000. Then:
ai+1 = SL(ai)
bi+1 = bi ⊕ ai
ci+1 = ci ⊕ bi ,
where SL is the shift left operator and consecutive values (xi, xi+1) are separated by a register. It is easy to see that:
– a is a bit-vector with a constant Hamming weight (H(a) = 1). The position
of the 1-bit inside the vector is periodically incremented from 0 to 4095.
– b is a bit-vector for which the Hamming weight is incremented/decremented
from 0 to 4095.
– c is a bit-vector for which the number of bit switches between two consecutive
states is incremented/decremented from 0 to 4095.
A design that generates these three vectors was implemented in the FPGA.
Figure 1(a) illustrates2 the power consumption of the vectors a and b. Figure 1(b)

Kết quả (Việt) 1:

2 các giả thuyếtKhác biệt giữa sức mạnh phân tích, kẻ tấn công sử dụng một mo othetical hyp del của thiết bị bị tấn công dự đoán sự tiêu thụ ower p. Những dự đoán sau đó được so sánh với tiêu thụ thực tế đo ower p để phục hồi các thông tin bí mật (ví dụ: bí mật chìa khóa bit). Chất lượng của các mô hình có một tác động mạnh mẽ về hiệu quả của các cuộc tấn công và đó là do tầm quan trọng chính. Trong khi ít thông tin có sẵn trên thiết kế và thực hiện các FPGAs (nhiều thông tin là độc quyền), chúng tôi có thể làm cho các giả định về thương mại như thế nào FPGAs cư xử cấp bóng bán dẫn. Các công nghệ phổ biến nhất được sử dụng để xây dựng lập trình logic là RAM1 tĩnh, nơi các tế bào lưu trữ, các khối logic và các khối kết nối được thực hiện trong CMOS cổng. Đối với các mạch, nó là hợp lý để giả định rằng các thành phần chính của tiêu thụ điện năng tiêu thụ điện năng động. Một cổng CMOS duy nhất, chúng tôi có thể nhận nó như sau [7]:PD = CLVDD2 P0→1f, (1)nơi CL cổng nạp điện dung, VDD cung cấp điện áp, P0→1 xác suất của một → 1 đầu ra chuyển tiếp 0 và f là tần số đồng hồ. Phương trình (1) xác định tiêu thụ điện năng của CMOS mạch là phụ thuộc vào dữ liệu. Tuy nhiên, cho những kẻ tấn công, các câu hỏi có liên quan là để biết nếu hành vi này phụ thuộc vào dữ liệu quan sát. Điều này đã được xác nhận bởi thử nghiệm sau.Cho ba vectơ 4096-bit được định nghĩa như sau. Ban đầu, a0 = 00000... 001 vàB0, c0 = 00000... 000. Sau đó:Ai + 1 = SL(ai)bi + 1 = bi ⊕ aici + 1 = ci ⊕ bi,SL đâu shift trái nhà điều hành và các giá trị liên tiếp (xi, xi + 1) được tách ra bởi một đăng ký. Nó rất dễ dàng để thấy rằng:-một là một vector bit với trọng lượng Hamming liên tục (H(a) = 1). Vị trícủa các bên trong 1 bit vector theo định kỳ tăng lên từ 0 đến 4095.-b là véc tơ bit mà trọng lượng Hamming là incremented/saitừ 0 đến 4095.-c là một véc tơ bit mà số lượng các bit chuyển mạch giữa hai liên tiếpKỳ là incremented/sai từ 0 đến 4095.Một thiết kế mà tạo ra các vectơ ba được thực hiện trong FPGA.Hình 1(a) illustrates2 điện năng tiêu thụ của các vectơ một và b. hình 1(b)

Kết quả (Việt) 2:

2 giả thuyết
Trong Power Phân tích sai, một kẻ tấn công sử dụng một mo othetical hyp del của thiết bị bị tấn công để dự đoán tiêu thụ p ower của nó. Những dự đoán này sau đó được so với tiêu thụ p ower thực đo được dùng để khôi phục lại các thông tin bí mật (ví dụ như bí mật bit key). Chất lượng của các mô hình có một tác động mạnh mẽ về hiệu quả của các cuộc tấn công và do đó quan trọng hàng đầu của nó. Trong khi rất ít thông tin có sẵn trên các thiết kế và thực hiện các FPGA (nhiều thông tin là độc quyền), chúng ta có thể đưa ra giả định về cách thương mại FPGA hoạt động ở mức độ bóng bán dẫn. Các công nghệ phổ biến nhất được sử dụng để xây dựng logic lập trình là RAM1 tĩnh, nơi mà các tế bào lưu trữ, các khối logic và các khối kết nối được làm bằng cửa CMOS. Đối với các mạch, nó là hợp lý để giả định rằng thành phần chính của điện năng tiêu thụ là tiêu thụ điện năng động. Đối với một cổng CMOS duy nhất, chúng ta có thể diễn tả nó như sau [7]:
PD = CLVDD2 P0 → 1f, (1)
nơi CL là dung nạp cổng, VDD điện áp cung cấp, P0 → 1 xác suất của một đầu ra 0 → 1 quá trình chuyển đổi và f tần số đồng hồ. Phương trình (1) xác định rằng tiêu thụ điện năng của các mạch CMOS là dữ liệu phụ thuộc. Tuy nhiên, đối với những kẻ tấn công, câu hỏi có liên quan là phải biết nếu hành vi dữ liệu phụ thuộc này là quan sát được. Điều này đã được khẳng định bằng các thử nghiệm sau đây.
Hãy để ba vectơ 4096-bit được định nghĩa như sau. Ban đầu, a0 = 00000 ... 001 và
b0, c0 = 00000 ... 000. Sau đó:
ai + 1 = SL (ai)
bi + 1 = bi ⊕ ai
ci + 1 = ci ⊕ bi,
nơi SL là sự thay đổi hành trái và giá trị liên tiếp (xi, xi + 1) được ngăn cách bởi một thanh ghi. Nó rất dễ dàng để thấy rằng:
- một là một bit-vector với một trọng lượng Hamming không đổi (H (a) = 1). Các vị trí
của 1-bit bên trong vector được định kỳ tăng dần từ 0 đến 4095.
- b là một bit-vector mà trọng lượng Hamming được tăng / giảm đi
từ 0 đến 4095.
- c là một bit-vector mà số thiết bị chuyển mạch chút giữa hai liên tiếp
tiểu bang được tăng / giảm đi từ 0 đến 4095.
một thiết kế mà tạo ra ba vectơ đã được thực hiện trong FPGA.
Hình 1 (một) illustrates2 điện năng tiêu thụ của các vectơ a và b. Hình 1 (b)