Receiving data frames is a little t

Receiving data frames is a little trickier than transmission because we have to synchronize
the receive shift register with the incoming data. The receiver portion of the UAR T
includes an U0Rx data input pin with digital logic levels. At the input of the
microcontroller , true is 3.3V and false is 0V . There is also a 16-element FIFO and a 10-bit
shift register , which cannot be directly accessed by the programmer (Figure 4.36). Again
the receive shift register and receive FIFO are separate from those in the transmitter . The
receive data register, UART0_DR_R , is read only , which means write operations to this
address have no effect on this register (recall write operations activate the transmitter).
The receiver obviously cannot start a transmission, but it recognizes a new frame by its
start bit. The bits are shifted in using the same order as the transmitter shifted them out:
start (0), b
0
, b
1
, b
2
, b
3
, b
4
, b
5
, b
6
, b
7
, and then stop (1).
There are six status bits generated by receiver activity . The Receive FIFO empty flag,
RXFE, is clear when new input data are in the receive FIFO. When the software reads
from UART0_DR_R , data are removed from the FIFO. When the FIFO becomes empty ,
the RXFE flag will be set, meaning there are no more input data. There are other flags
associated with the receiver . There is a Receive FIFO full flag RXFF, which is set when
the FIFO is full. There are four status bits associated with each byte of data. For this
reason, the receive FIFO is 12 bits wide. The overrun error , OE, is set when input data are
lost because the FIFO is full and more input frames are arriving at the receiver . An
overrun error is caused when the receiver interface latency is too large. The break error ,
BE, is set when the input is held low for more than a frame. The PE bit is set on a parity
error . Because the error rate is so low , most systems do not implement parity . The framing
error , FE, is set when the stop bit is incorrect. Framing errors are probably caused by a
mismatch in baud rate.

Kết quả (Việt) 1:

Nhận được dữ liệu khung là một chút phức tạp hơn so với truyền bởi vì chúng ta phải đồng bộ hóasự thay đổi nhận được đăng ký với dữ liệu đến. Phần thu của UAR Tbao gồm một U0Rx dữ liệu đầu vào pin với mức độ kỹ thuật số logic. Lúc đầu vào của cácvi điều khiển, thực sự là 3.3V và sai là 0V. Đó cũng là một yếu tố 16 FIFO và một 10-bitthay đổi đăng ký, mà không thể được truy cập trực tiếp bởi các lập trình viên (hình 4,36). Một lần nữanhận sự thay đổi đăng ký và nhận FIFO là riêng biệt từ những người trong bộ phát. Cácnhận được đăng ký dữ liệu, UART0_DR_R, chỉ đọc, mà có nghĩa là viết hoạt động nàyđịa chỉ không có hiệu lực ngày đăng ký này (thu hồi viết hoạt động kích hoạt các truyãön).Người nhận rõ ràng là không thể bắt đầu một truyền, nhưng nó nhận ra một khung mới của của nóbắt đầu hơi. Các bit được chuyển trong việc sử dụng theo thứ tự như các truyãön chuyển chúng ra:bắt đầu (0), b0, b1, b2, b3, b4, b5, b6, b7, và sau đó dừng lại (1).Hiện có 6 trạng thái bit được tạo ra bởi hoạt động nhận. FIFO nhận được sản phẩm nào cờ,RXFE, là rõ ràng khi dữ liệu đầu vào mới đang ở trong nhận FIFO. Khi phần mềm đọctừ UART0_DR_R, dữ liệu được gỡ bỏ từ FIFO. Khi FIFO trở nên trống rỗng,cờ RXFE sẽ được thiết lập, có nghĩa là không có không có nhiều nhập dữ liệu. Có là lá cờ khácliên kết với người nhận. Đó là một lá cờ FIFO nhận được đầy đủ RXFF, được thiết lập khiFIFO là đầy đủ. Chúng ta có bốn trạng thái bit kết hợp với mỗi byte của dữ liệu. Đối với điều nàylý do, FIFO nhận là 12 bit rộng. Lỗi overrun, OE, được thiết lập khi đầu vào dữ liệubị mất vì FIFO là đầy đủ và nhiều đầu vào khung đến người nhận. Mộtoverrun lỗi xảy ra khi độ trễ giao diện nhận là quá lớn. Phá vỡ lỗi,, Được thiết lập khi đầu vào được tổ chức thấp trong nhiều hơn một khung. PE bit được thiết lập trên một tính chẵn lẻlỗi. Bởi vì tỷ lệ lỗi là rất thấp, phần lớn hệ thống không thực hiện tương đương. Khunglỗi, FE, được thiết lập khi bit dừng là không chính xác. Khung lỗi có thể được gây ra bởi mộtkhông phù hợp trong tốc độ.

Kết quả (Việt) 2:

Nhận các khung dữ liệu là một chút phức tạp hơn truyền dẫn vì chúng ta phải đồng bộ hóa
các nhận đăng ký thay đổi với các dữ liệu đến. Phần thu của UAR T
bao gồm một U0Rx pin đầu vào dữ liệu với các mức logic số. Tại đầu vào của
vi điều khiển, đúng là 3.3V và sai là 0V. Ngoài ra còn có 16 phần tử FIFO và một 10-bit
thay đổi đăng ký, mà không thể được truy cập trực tiếp bởi các lập trình viên (Hình 4.36). Một lần nữa
các nhận đăng ký thay đổi và nhận FIFO là riêng biệt từ những người trong máy phát. Việc
nhận dữ liệu đăng ký, UART0_DR_R, chỉ được đọc, có nghĩa là các hoạt động ghi vào đó
địa chỉ không có hiệu lực trên đăng ký này (nhớ lại các hoạt động ghi kích hoạt máy phát).
Người nhận rõ ràng là không thể bắt đầu một truyền, nhưng nó nhận ra một khung mới của mình
bắt đầu một chút. Các bit được chuyển bằng cách sử dụng cùng một thứ tự như máy phát chuyển chúng ra:
bắt đầu (0), b
0, b 1, b 2, b 3, b 4, b 5, b 6, b 7, và sau đó dừng lại (1 ). Có sáu bit trạng thái được tạo ra bởi hoạt động thu. Các Nhận FIFO cờ trống, RXFE, rõ ràng là khi dữ liệu đầu vào mới đang trong nhận FIFO. Khi phần mềm đọc từ UART0_DR_R, dữ liệu được lấy ra khỏi FIFO. Khi FIFO trở nên trống rỗng, cờ RXFE sẽ được thiết lập, có nghĩa là các dữ liệu không có đầu vào nhiều hơn. Có lá cờ khác liên quan đến người nhận. Có một Nhận FIFO cờ đầy đủ RXFF, được thiết lập khi FIFO là đầy đủ. Có bốn bit trạng thái kết hợp với mỗi byte dữ liệu. Đối với điều này lý do, nhận FIFO là 12 bit rộng. Các lỗi tràn, OE, được thiết lập khi dữ liệu đầu vào đang bị mất vì các FIFO là khung đầu vào đầy đủ và nhiều hơn nữa đang đến ở người nhận. Một lỗi tràn xảy ra khi độ trễ giao diện thu là quá lớn. Các lỗi break, BE, được thiết lập khi đầu vào được tổ chức thấp hơn một khung hình. Các bit PE được thiết lập trên một parity lỗi. Bởi vì tỷ lệ lỗi là rất thấp, hầu hết các hệ thống không thực hiện tính chẵn lẻ. Các khung lỗi, FE, được thiết lập khi bit stop là không chính xác. Lỗi khung được có thể do một không phù hợp ở tốc độ truyền.