Having finished laying out the basi

Having finished laying out the basic foundations of VHDL (chapters 1 to 4), we can
now concentrate on the design (code) itself.
VHDL code can beconcurrent(parallel) orsequential. The former will be studied
in this chapter, while the latter will be seen in chapter 6. This division is very important, for it allows a better understanding of which statements are intended for each
kind of code, as well as the consequences of using one or the other.
The concurrent statements in VHDL are WHEN and GENERATE. Besides them,
assignments using only operators (AND, NOT,þ,*, sll, etc.) can also be used to
construct concurrent code. Finally, a special kind of assignment, called BLOCK, can
also be employed in this kind of code.
5.1 Concurrent versus Sequential
We start this chapter by reviewing the fundamental di¤erences betweencombinational
logic and sequentiallogic, and by contrasting them with the di¤erences between concurrentcode andsequentialcode.
Combinational versus SequentialLogic
By definition,combinationallogic is that in which the output of the circuit depends
solely on the current inputs (figure 5.1(a)). It is then clear that, in principle, the system
requires no memory and can be implemented using conventional logic gates.
In contrast,sequentiallogic is defined as that in which the output does depend on
previous inputs (figure 5.1(b)). Therefore, storage elements are required, which are
connected to the combinational logic block through afeedback loop, such that now
the stored states (created by previous inputs) will also a¤ect the output of the circuit.
Acommon mistake is to think that any circuit that possesses storage elements
(flip-flops) is sequential. A RAM (Random Access Memory) is an example. A RAM
can be modeled as in figure 5.2. Notice that the storage elements appear in aforward
path rather than in a feedback loop. The memory-read operation depends only on
the address vector presently applied to the RAM input, with the retrieved value
having nothing to do with previous memory accesses.
Concurrent versus SequentialCode
VHDL code is inherentlyconcurrent (parallel). Only statements placed inside a
PROCESS, FUNCTION, or PROCEDURE aresequential. Still, though within
these blocks the execution is sequential, the block, as a whole, is concurrent with any
other (external) statements. Concurrent code is also calleddataflowcode.

Kết quả (Việt) 1:

đã hoàn thành đặt ra những nền tảng cơ bản của VHDL (chương 1-4), chúng ta có thể
bây giờ tập trung vào việc thiết kế (code) của chính nó.
mã VHDL có thể beconcurrent (song song) orsequential. trước đây sẽ được nghiên cứu
trong chương này, trong khi sau này sẽ được nhìn thấy trong chương 6. phân chia này là rất quan trọng, vì nó cho phép một sự hiểu biết tốt hơn về mà báo cáo được dành cho mỗi
loại mã,cũng như những hậu quả của việc sử dụng một hay khác.
báo cáo đồng thời trong VHDL là khi nào và tạo ra. bên cạnh chúng,
bài tập sử dụng chỉ nhà khai thác (và, không, þ, *, SLL, vv) cũng có thể được sử dụng để xây dựng
đang đồng thời. cuối cùng, một loại đặc biệt của chuyển nhượng, được gọi là khối, có thể
cũng được sử dụng trong loại mã.
5.1 đồng thời so với tuần tự
chúng tôi bắt đầu chương này bằng cách xem xét các di căn bản ¤ erences betweencombinational
logic và sequentiallogic, và khác hẳn với dân di ¤ erences giữa concurrentcode andsequentialcode.

tổ hợp so với sequentiallogic theo định nghĩa, combinationallogic là trong đó sản lượng của mạch phụ thuộc
hoàn toàn vào đầu vào hiện tại (hình 5.1 (a)). đó là sau đó rõ ràng rằng, về nguyên tắc,hệ thống
không yêu cầu bộ nhớ và có thể được thực hiện bằng cách sử dụng cổng logic thông thường.
ngược lại, sequentiallogic được định nghĩa là trong đó sản lượng không phụ thuộc vào
đầu vào trước đó (hình 5.1 (b)). do đó, các yếu tố lưu trữ được yêu cầu, trong đó có
kết nối với các khối logic tổ hợp thông qua afeedback vòng lặp, như vậy mà bây giờ
các quốc gia được lưu trữ (được tạo ra bởi đầu vào trước đó) sẽ còn là một ¤ vv đầu ra của các mạch.
acommon sai lầm là để nghĩ rằng bất kỳ mạch mà sở hữu các yếu tố lưu trữ
(flip-flops) là tuần tự. một ram (bộ nhớ truy cập ngẫu nhiên) là một ví dụ. một con chiên đực
có thể được mô hình hóa như trong hình 5.2. nhận thấy rằng các phần tử lưu trữ xuất hiện trong aforward
con đường chứ không phải là trong một vòng phản hồi.hoạt động bộ nhớ đọc chỉ phụ thuộc vào
vector địa chỉ hiện nay áp dụng cho các đầu vào ram, với giá trị lấy
có gì để làm với bộ nhớ truy cập trước.

đồng thời so với sequentialcode mã VHDL là inherentlyconcurrent (song song). chỉ báo cáo đặt bên trong một
quá trình, chức năng, hoặc thủ tục aresequential. vẫn còn, mặc dù trong
các khối thực hiện là tuần tự,khối, như một toàn thể, là đồng thời với bất kỳ
khác (bên ngoài) báo cáo. đang đồng thời cũng là calleddataflowcode.

Kết quả (Việt) 2:

Có hoàn thành đặt ra những nền tảng cơ bản của VHDL (chương 1-4), chúng tôi có thể
bây giờ tập trung vào việc thiết kế (mã) chính nó.
VHDL mã có thể beconcurrent(parallel) orsequential. Trước đây sẽ được nghiên cứu
trong chương này, trong khi thứ hai sẽ được nhìn thấy trong chương 6. Phân chia này là rất quan trọng, vì nó cho phép một tốt hơn sự hiểu biết của báo cáo đó là dành cho mỗi
loại mã, cũng như những hậu quả của việc sử dụng một hay khác.
những điều khoản đồng thời trong VHDL là khi nào và tạo. Bên cạnh đó,
bài tập bằng cách sử dụng chỉ quốc gia sử dụng (và, không, þ, *, sll, vv) cũng có thể được sử dụng để
xây dựng đồng thời mã. Cuối cùng, một loại phân công, được gọi là khối, đặc biệt có thể
cũng được sử dụng trong loại mã.
8.2 đồng thời so với Sequential
Chúng tôi bắt đầu chương này bằng cách xem xét betweencombinational cơ bản di¤erences
logic và sequentiallogic, và bằng cách tương phản với di¤erences giữa concurrentcode andsequentialcode.
Combinational so với SequentialLogic
theo định nghĩa, combinationallogic là rằng trong đó đầu ra các mạch phụ thuộc
hoàn toàn vào đầu vào hiện tại (hình 5.1(a)). Đó là sau đó rõ ràng rằng, về nguyên tắc, Hệ thống
đòi hỏi không có bộ nhớ và có thể được thực hiện bằng cách sử dụng thông thường logic gates.
ngược lại, sequentiallogic được định nghĩa là trong đó đầu ra phụ thuộc vào
trước đầu vào (con số 5.1(b)). Vì vậy, yếu tố lí được yêu cầu, có
kết nối với khối luận logic thông qua afeedback loop, như vậy mà bây giờ
Các quốc gia được lưu trữ (tạo ra bởi trước đầu vào) sẽ cũng a¤ect đầu ra của mạch.
Acommon sai lầm là để suy nghĩ rằng bất kỳ mạch có lí elements
(flip-flops) là tuần tự. Một RAM (bộ nhớ truy cập ngẫu nhiên) là một ví dụ. Một RAM
có thể được mô hình hóa như trong con số 5,2. Lưu ý rằng các yếu tố lí xuất hiện trong aforward
đường dẫn hơn là trong một vòng lặp thông tin phản hồi. Các hoạt động bộ nhớ đọc phụ thuộc chỉ vào
véc tơ địa chỉ hiện tại được áp dụng cho các đầu vào bộ nhớ RAM, với giá trị truy cập
có không có gì để làm với trước các bộ nhớ truy cập.
đồng thời so với SequentialCode
VHDL mã là inherentlyconcurrent (song song). Chỉ báo cáo đặt bên trong một
quá trình, chức năng, hoặc thủ tục aresequential. Tuy nhiên, mặc dù trong
các khối thực hiện là tuần tự, khối, như một toàn thể, là đồng thời với bất
khác báo cáo (bên ngoài). Mã đồng thời cũng là calleddataflowcode.