Pipeline PerformanceIn this subsect

Pipeline Performance
In this subsection, we develop some simple measures of pipeline performance and
relative speedup (based on a discussion in [HWAN93]). The cycle time of an instruction
pipeline is the time needed to advance a set of instructions one stage
through
the pipeline;
each column in Figures 12.10 and 12.11 represents one cycle
time. The cycle time can be determined as
where
time delay of the circuitry in the ith stage of the pipeline
=
t
t
i
m
=
d =
k =
maximum stage delay (delay through stage which experiences the
largest delay)
number of stages in the instruction pipeline
time delay of a latch, needed to advance signals and data from one stage
to the next
In general, the time delay d is equivalent to a clock pulse and Now
suppose that n instructions are processed, with no branches. Let be the total
time required for a pipeline with k stages to execute n instructions. Then
(12.1)
A total of k cycles are required to complete the execution of the first instruc-
tion, and the remaining instructions require cycles.
2
This equation is
easily verified from Figures 12.10. The ninth instruction completes at time cycle 14:
t = max
n - 1n - 1
i

[t
i
T
] + d = t
k,n
= [k + (n - 1)]t
14 = [6 + (9 - 1)]
m

+ d 1 … i … k
T
t
m
k,n
W d.
t

Kết quả (Việt) 1:

Hiệu suất đường ốngTrong tiểu mục này, chúng tôi phát triển một số biện pháp đơn giản của hiệu suất đường ống vàtương đối speedup (dựa trên một cuộc thảo luận tại [HWAN93]). Thời gian chu kỳ của một hướng dẫnđường ống dẫn là thời gian cần thiết để tạm ứng một bộ các hướng dẫn một sân khấuthông quađường ống;mỗi cột trong con số 12,10 và 12.11 đại diện cho một chu kỳthời gian. Thời gian chu kỳ có thể được xác định nhưnơithời gian trễ của các mạch trong giai đoạn thứ i của các đường ống dẫn=tttôi m =d =k =tối đa giai đoạn chậm trễ (trì hoãn qua giai đoạn đó kinh nghiệm cácchậm trễ lớn nhất)số lượng các giai đoạn trong các đường ống dẫnthời gian trễ của một chốt, cần thiết để thăng tiến các tín hiệu và dữ liệu từ một giai đoạnkế tiếpNói chung, thời gian chậm trễ d là tương đương với một xung clock và bây giờgiả sử rằng n hướng dẫn được thực hiện, với các chi nhánh không có. Hãy để là tổng sốthời gian cần thiết cho một đường ống với các giai đoạn k n hướng dẫn thực hiện. Sau đó(12,1)Tổng số k chu kỳ được yêu cầu để hoàn thành việc thực hiện các instruc đầu tiên-tion, và các hướng dẫn còn lại yêu cầu các chu kỳ.2Phương trình này làdễ dàng kiểm chứng từ số liệu 12.10. Hướng dẫn thứ chín hoàn thành tại thời gian chu kỳ 14:t = maxn - 1n - 1tôi[ttôiT] + d = tk, n= [k + (n - 1)] t14 = [6 + (9 - 1)]m+ d 1... tôi... kTtmk, nW d.t

Kết quả (Việt) 2:

Hiệu suất đường ống
Trong tiểu mục này, chúng tôi phát triển một số biện pháp đơn giản hiệu suất đường ống và
tăng tốc tương đối (dựa trên một cuộc thảo luận trong [HWAN93]). Thời gian chu kỳ của một giảng
đường ống là thời gian cần thiết để thúc đẩy một tập hợp các hướng dẫn một giai đoạn
thông qua
các đường ống dẫn;
mỗi cột trong hình 12.10 và 12.11 đại diện cho một chu kỳ
thời gian. Chu kỳ thời gian có thể được xác định là
nơi
thời gian trễ của mạch trong giai đoạn thứ i của đường ống
=
t
t
i
m
=
d =
k =
giai đoạn trễ tối đa (chậm trễ thông qua giai đoạn kinh nghiệm những
chậm trễ lớn nhất)
số công đoạn trong các đường ống dẫn
thời gian trễ của một chốt, cần thiết để thúc đẩy tín hiệu và dữ liệu từ một giai đoạn
kế tiếp
Nói chung, thời gian trễ d là tương đương với một xung đồng hồ và Bây giờ
giả sử rằng hướng dẫn n được xử lý, không có chi nhánh. Hãy là tổng
thời gian cần thiết cho một đường ống với các giai đoạn k thực thi câu lệnh n. Sau đó
(12.1)
Tổng cộng có chu kỳ k được yêu cầu phải hoàn thành việc thực hiện các instruc- đầu tiên
tion, và các hướng dẫn còn lại đòi hỏi chu kỳ.
2
phương trình này được
dễ dàng xác nhận từ hình 12.10. Lệnh thứ chín hoàn tại chu kỳ thời gian 14:
t = max
n - 1N - 1
i [t i T ] + d = t k, n = [k + (n - 1)] t 14 = [6 + (9-1 )] m + d 1 ... i ... k T t m k, n W d. t