approach, called dielectric isolati

approach, called dielectric isolation, is used to form insulating tuhs to isolate a number of potkets of single-crystal semiconductors. In this approach, the device is isolaterd from both its common substrate anti its surrounding neighbors by a dielectric layer.
A process sequence for dielectric isolation is shown in Figure 9.11. An oxide laver is formed inside a -oriented n-type silicon substrate using high-energy oxygen ioti implantation (Fig. 9.11a). Next, the wafer undergoes a high-tcmpcrature annealing pro¬cess so that the implanted oxygen will react with silicon to form the oxide lay*r. Tlie dam¬age resulting from implantation is also annealed out in this process (Fig. 9.11/>). After this, we obtain an n silicon layer that is fully isolated on an oxide (namely, a silicon-on- insulator. or SOI. layer). This process is called SIMOX (separation by implanted oxygen). Since the top silicon is so thin, the isolation region is easily formed by the LOCOS pro¬cess illustrated in Figure 9.8c or by etching a trench (Fig. 9.1 Ir) and refilling it with oxide (Fig. 9.1 lr/). The other processes are almost the same as those in Figures 9.Sr through 9.9 to form the p-type base, n‘ emitter, and n collector.
The main advantage of this technique is its high breakdown voltage between the emit¬ter and the collector, which can be in excess of several hundred volts. This technique is also compatible with modem CMOS integration (Section 9.3.3). Tliis CMOS-compatible process Ls very useful for mixed high-voltage and high-density ICs.

Kết quả (Việt) 1:

cách tiếp cận, được gọi là cách điện bị cô lập nhất, được sử dụng để tạo thành tuhs cách điện để cô lập một số potkets của chất bán dẫn tinh thể duy nhất. Trong cách tiếp cận này, thiết isolaterd từ cả hai bề mặt của nó phổ biến chống nước láng giềng xung quanh bởi một lớp cách điện.
một chuỗi quá trình cho cách điện cô lập được thể hiện trong hình 9,11. Một laver ôxít được hình thành bên trong một bề mặt theo định hướng n-loại silic sử dụng năng lượng cao oxy ioti cấy (hình 9.11a). Tiếp theo, wafer trải qua một cao-tcmpcrature pro¬cess tôi nỗi oxy cấy ghép sẽ phản ứng với silicon để tạo thành ôxít lay * r. Tlie dam¬age kết quả từ cấy cũng annealed ra trong quá trình này (hình 9,11 / >). Sau đó, chúng tôi có được một lớp n silic hoàn toàn bị cô lập trên một ôxít (cụ thể là, một silicon-trên - cách điện. hoặc SOI. lớp). Quá trình này được gọi là SIMOX (tách bởi cấy ghép oxy). Kể từ khi silicon hàng đầu là như vậy mỏng, vùng cô lập một cách dễ dàng được thành lập bởi pro¬cess LOCOS minh họa trong hình 9.8 c hoặc bằng khắc một rãnh (hình 9.1 Ir) và bơm với ôxít (hình 9.1 lr /). Các quá trình khác là gần như giống như những người trong con số 9. Sr thông qua 9.9 để tạo thành kiểu p cơ sở, n' emitter, và n collector.
các lợi thế chính của kỹ thuật này là của nó điện áp cao sự cố giữa emit¬ter và các nhà sưu tập, mà có thể vượt quá một vài trăm volt. Kỹ thuật này cũng là tương thích với modem tích hợp CMOS (phần 9.3.3). Tliis CMOS tương thích quá trình Ls rất hữu ích cho hỗn hợp điện áp thấp và mật độ cao ICs.

Kết quả (Việt) 2:

phương pháp tiếp cận, được gọi là cô lập điện môi, được sử dụng để tạo thành tuhs cách điện để cô lập một số potkets chất bán dẫn đơn tinh thể. Trong phương pháp này, các thiết bị được isolaterd từ cả hai bề mặt chung của nó chống hàng xóm xung quanh bởi một lớp điện môi.
Một chuỗi quy trình cách ly điện môi được thể hiện trong hình 9.11. Một Laver oxit được hình thành bên trong mộtĐịnh hướng loại n chất nền silicon sử dụng năng lượng cao oxy ioti cấy (Hình 9.11a). Tiếp theo, các wafer trải qua một tcmpcrature cao ủ pro ¬ cess để oxy được cấy ghép sẽ phản ứng với silicon để tạo thành các giáo dân oxit * r. Tuổi Tlie đập ¬ do cấy cũng được ủ ra trong quá trình này (Hình 9.11 />). Sau này, chúng ta có được một lớp silicon n được cô lập hoàn toàn trên một oxit (cụ thể là, một lớp silicon-on-insulator. Hoặc SOI.). Quá trình này được gọi là SIMOX (tách ra bằng cách cấy ghép oxy). Kể từ silicon hàng đầu là quá mỏng, khu vực cách ly có thể dễ dàng hình thành bởi các LOCOS pro ¬ cess minh họa trong hình 9.8c hoặc bằng cách ăn mòn một rãnh (Hình 9.1 Ir) và bơm lại nó với oxit (Hình 9.1 lr /). Các quá trình khác là gần như giống như những người trong hình 9.Sr qua 9.9 để hình thành cơ sở loại p, n 'phát, và n thu.
Ưu điểm chính của kỹ thuật này là sự cố điện áp cao giữa ter sinh ra các ¬ và thu, có thể được vượt quá vài trăm volt. Kỹ thuật này cũng tương thích với hội nhập modem CMOS (Mục 9.3.3). Ls quá trình Tliis CMOS tương thích rất hữu ích cho cao áp và mật độ cao IC hỗn hợp.