Table 1 presents the results for si

Table 1 presents the results for single line-to-ground and lineto-line faults for five simulated fault resistances. The results show that the errors associated to the fault resistances estimates slightly increase for higher fault resistances values. The algorithm yielded a highest average error equal to 1.13 X for SLG faults and 0.19 X for L–L faults. Still, the maximum errors produced by the algorithm were 1.66 X and 1.13 X for single line-to-ground and line-to-line faults, respectively. Table 2 shows the fault resistances estimate results for double line-to-ground and three-phase faults. The comparison between the calculated and the simulated fault resistances values also demonstrate negligible errors on both fault types. In double line-toground faults, the average and maximum errors obtained were, respectively, 0.97 X and 1.43 X, both occurred on the 100-X fault scenario. The algorithm provided for three-phase faults a maximum error equal to 2.30 X, for a 100-X fault. Also for this fault type, the highest average errors for 50-X and 100-X fault resistances were 0.22 X and 1.05 X, respectively. The results presented in Table 2 show slight differences between the estimated fault resistances in each faulted phase, resulted by system unbalances and the fundamental components determination process, due to different fault inception angles. However, as described in Table 2, these inaccuracies provide small differences which will not affect the proposed fault analysis method performance. As expected from an impedance-based formulation, the highest errors were obtained during the most critical fault resistance test scenario. The fault resistance effect in the proposed algorithm may be explained by the erroneous estimation of the fault current for high fault resistances values [16], also associated to the socalled reactance error [23]. As given in (10), the proposed formulation is fault period load current estimate dependent. For faults with small fault resistances values, the current divider circuit of the faulted system is composed by the load impedance and a negligible fault resistance. In this scenario, the source current will mainly feed the fault and the fault current will be close to the first. Therefore, small variation on the calculated fault current does not affect the fault resistance estimate. As illustrated by Tables 1 and 2, as the fault resistance increases, this effect became more significant. However, even to the most critical analyzed fault scenario, the maximum error obtained was 2.30%.

Kết quả (Việt) 2:

Bảng 1 trình bày các kết quả cho single line-to-mặt đất và lineto-line lỗi cho năm kháng lỗi mô phỏng. Kết quả cho thấy các lỗi liên quan đến dự toán kháng lỗi tăng nhẹ đối với các giá trị điện trở lỗi cao hơn. Các thuật toán mang lại một lỗi trung bình cao nhất bằng 1,13 X cho những lỗi SLG và 0,19 X cho những lỗi L-L. Tuy nhiên, các lỗi tối đa sản xuất bởi các thuật toán 1,66 và 1,13 X X cho single line-to-mặt đất và line-to-dòng lỗi, tương ứng. Bảng 2 cho thấy các ngưỡng kháng cự lỗi kết quả ước tính cho đôi dòng đối đất và đứt gãy ba pha. Việc so sánh giữa tính toán và các lỗi mô phỏng kháng cự giá trị này cũng chứng minh lỗi không đáng kể trên cả hai loại lỗi. Trong các lỗi đường dây-toground đôi, các lỗi trung bình và tối đa thu được là, tương ứng, 0,97 X và 1,43 X, cả hai xảy ra vào kịch bản lỗi 100-X. Các thuật toán được cung cấp cho những lỗi ba pha một lỗi tối đa bằng 2,30 X, cho một lỗi 100-X. Ngoài ra đối với loại lỗi này, các lỗi trung bình cao nhất cho 50-X và 100-X kháng lỗi là 0,22 và 1,05 X X, tương ứng. Các kết quả được trình bày trong Bảng 2 cho thấy sự khác biệt nhỏ giữa các ngưỡng kháng cự lỗi ước tính trong từng giai đoạn bị sự cố, dẫn bởi hệ thống unbalances và các thành phần cơ bản quá trình xác định, do góc khi thành lập lỗi khác nhau. Tuy nhiên, như được mô tả trong Bảng 2, những điều không chính xác cung cấp khác biệt nhỏ đó sẽ không ảnh hưởng đến việc thực hiện phương pháp phân tích lỗi được đề xuất. Như mong đợi từ một công thức trở kháng dựa trên các lỗi cao nhất đã đạt được trong các kịch bản thử nghiệm kháng lỗi quan trọng nhất. Tác dụng kháng lỗi trong thuật toán đề xuất có thể được giải thích bằng việc lập dự toán sai lầm của các lỗi hiện hành đối với lỗi cao giá trị kháng cự [16], cũng liên quan đến lỗi kháng cái gọi là [23]. Khi được đưa ra trong (10), việc xây dựng đề xuất là lỗi thời tải ước tính hiện nay phụ thuộc. Đối với lỗi với các giá trị điện trở lỗi nhỏ, mạch chia hiện tại của hệ thống đứt gãy được sáng tác bởi các trở kháng tải và kháng lỗi không đáng kể. Trong kịch bản này, các nguồn hiện nay sẽ chủ yếu ăn các lỗi và các lỗi hiện tại sẽ được gần gũi với những người đầu tiên. Do đó, sự thay đổi nhỏ về lỗi tính toán hiện nay không ảnh hưởng đến các ước tính kháng lỗi. Như được minh họa bởi bảng 1 và 2, là do lỗi tăng sức đề kháng, hiệu ứng này trở nên quan trọng hơn. Tuy nhiên, ngay cả với kịch bản lỗi phân tích quan trọng nhất, các lỗi tối đa thu được là 2,30%.