3-Wire Serial InterfaceThe MAX1227/

3-Wire Serial Interface
The MAX1227/MAX1229/MAX1231 feature a serial
interface compatible with SPI/QSPI and MICROWIRE
devices. For SPI/QSPI, ensure the CPU serial interface
runs in master mode so it generates the serial clock
signal. Select the SCLK frequency of 10MHz or less,
and set clock polarity (CPOL) and phase (CPHA) in the
µP control registers to the same value. The MAX1227/
MAX1229/MAX1231 operate with SCLK idling high or
low, and thus operate with CPOL = CPHA = 0 or CPOL
= CPHA = 1. Set CS low to latch input data at DIN on
the rising edge of SCLK. Output data at DOUT is
updated on the falling edge of SCLK. Bipolar true differential
results and temperature sensor results are
available in two’s complement format, while all others
are in binary.
Serial communication always begins with an 8-bit input
data byte (MSB first) loaded from DIN. Use a second
byte, immediately following the setup byte, to write to
the unipolar mode or bipolar mode registers (see
Tables 1, 3, 4, and 5). A high-to-low transition on CS initiates
the data input operation. The input data byte and
the subsequent data bytes are clocked from DIN into
the serial interface on the rising edge of SCLK.
Tables 1–7 detail the register descriptions. Bits 5 and 4,
CKSEL1 and CKSEL0, respectively, control the clock
modes in the setup register (see Table 3). Choose
between four different clock modes for various ways to
start a conversion and determine whether the acquisitions
are internally or externally timed. Select clock
mode 00 to configure CNVST/AIN_ to act as a conversion
start and use it to request the programmed, internally
timed conversions without tying up the serial bus.
In clock mode 01, use CNVST to request conversions
one channel at a time, controlling the sampling speed
without tying up the serial bus. Request and start internally
timed conversions through the serial interface by
writing to the conversion register in the default clock
mode 10. Use clock mode 11 with SCLK up to 4.8MHz
for externally timed acquisitions to achieve sampling
rates up to 300ksps. Clock mode 11 disables scanning
and averaging. See Figures 4–7 for timing specifications
and how to begin a conversion.
These devices feature an active-low, end-of-conversion
output. EOC goes low when the ADC completes the lastrequested
operation and is waiting for the next input
data byte (for clock modes 00 and 10). In clock mode
01, EOC goes low after the ADC completes each
requested operation. EOC goes high when CS or CNVST
goes low. EOC is always high in clock mode 11.

Kết quả (Việt) 1:

3-dây nối tiếp giao diệnTính năng MAX1229-MAX1227-MAX1231 một sê-rigiao diện tương thích với SPI/QSPI và MICROWIRECác thiết bị. Cho SPI/QSPI, đảm bảo các giao diện nối tiếp CPUchạy trong chế độ master để nó tạo ra đồng hồ nối tiếptín hiệu. Chọn tần số SCLK 10MHz hoặc ít hơn,và thiết lập đồng hồ phân cực (CPOL) và giai đoạn (CPHA) cácµP kiểm soát đăng ký cho cùng một giá trị. MAX1227 /MAX1229/MAX1231 tác với SCLK idling cao hoặcthấp, và do đó hoạt động với CPOL = CPHA = 0 hoặc CPOL= CPHA = 1. Thiết lập CS thấp để chốt các dữ liệu đầu vào tại DINcác cạnh tăng của SCLK. Sản lượng dữ liệu tại DOUTđược Cập Nhật trên cạnh SCLK, rơi xuống. Lưỡng cực vi sai sự thậtkết quả và kết quả cảm biến nhiệt độcó sẵn trong hai của bổ sung định dạng, trong khi tất cả những người khácđang ở trong hệ nhị phân.Nối tiếp truyền thông luôn luôn bắt đầu với một đầu vào 8-bitdữ liệu byte (MSB đầu tiên) nạp từ DIN. Sử dụng một lần thứ haibyte, ngay sau khi thiết lập byte, ghiCác chế độ unipolar hoặc chế độ lưỡng cực đăng ký (xemBảng 1, 3, 4 và 5). Một sự chuyển đổi cao thấp trên CS khởicác dữ liệu đầu vào hoạt động. Các byte dữ liệu đầu vào vàCác byte dữ liệu tiếp theo tốc độ từ DIN vàocác giao diện nối tiếp trên các cạnh tăng của SCLK.Bảng 1 – 7 chi tiết mô tả đăng ký. Bit 5 và 4,CKSEL1 và CKSEL0, tương ứng, kiểm soát đồng hồCác chế độ trong các thiết lập đăng ký (xem bảng 3). Lựa chọngiữa bốn chế độ đồng hồ khác nhau đối với nhiều cách khác nhau đểbắt đầu chuyển đổi và xác định cho dù mua lạiđược trong nội bộ hoặc bên ngoài tính thời gian. Chọn đồng hồchế độ 00 để cấu hình CNVST/AIN_ để hoạt động như một chuyển đổibắt đầu và sử dụng nó để yêu cầu được lập trình, trong nội bộquý khách có thể đặt giờ chuyển đổi mà không có ràng buộc lên xe buýt nối tiếp.Trong chế độ đồng hồ 01, sử dụng CNVST để yêu cầu chuyển đổimột trong những kênh tại một thời gian, kiểm soát tốc độ Lấy mẫumà không có ràng buộc lên xe buýt nối tiếp. Yêu cầu và bắt đầu nội bộthời gian chuyển đổi thông qua giao diện nối tiếp bởibằng văn bản để đăng ký chuyển đổi trong đồng hồ mặc địnhchế độ 10. Sử dụng chế độ đồng hồ 11 với SCLK lên đến 4,8 MHzcho sự thu nhận hẹn giờ bên ngoài để đạt được lấy mẫutỷ giá lên đến 300ksps. Chế độ đồng hồ 11 vô hiệu hóa chức năng quétvà trung bình. Nhìn thấy con số 4-7 cho thời gian chi tiết kỹ thuậtvà làm thế nào để bắt đầu chuyển đổi.Các thiết bị này đều có một hoạt động thấp, cuối cùng của chuyển đổiđầu ra. EOC đi thấp khi ADC đã hoàn tất lastrequestedhoạt động và chờ đợi cho các đầu vào tiếp theobyte dữ liệu (cho chế độ đồng hồ 00 đến 10). Trong chế độ đồng hồ01, EOC đi thấp sau khi ADC hoàn tất mỗithao tác yêu cầu. EOC đi cao khi CS hoặc CNVSTđi thấp. EOC là luôn luôn cao trong chế độ đồng hồ 11.

Kết quả (Việt) 2:

3-Wire Serial Interface
Các MAX1227 / MAX1229 / MAX1231 trang bị nối tiếp
giao diện tương thích với SPI / QSPI và Microwire
thiết bị. Đối với SPI / QSPI, đảm bảo CPU giao diện nối tiếp
chạy trong chế độ thạc sĩ nên nó tạo ra đồng hồ nối tiếp
tín hiệu. Chọn tần số SCLK của 10MHz hoặc ít hơn,
và thiết lập phân cực đồng hồ (CPOL) và giai đoạn (CPHA) trong
thanh ghi điều khiển μP để cùng giá trị. Các MAX1227 /
MAX1229 / MAX1231 hoạt động với SCLK chạy không tải cao hay
thấp, và do đó hoạt động với CPOL = CPHA = 0 hoặc CPOL
= CPHA = 1. Set CS thấp để chốt dữ liệu đầu vào tại DIN trên
tăng cạnh SCLK. Dữ liệu đầu ra tại dout được
cập nhật trên các cạnh thuộc của SCLK. Lưỡng cực khác biệt đúng
kết quả và kết quả cảm biến nhiệt độ
có sẵn trong định dạng bổ sung hai, trong khi tất cả những người khác
là trong hệ nhị phân.
Nối tiếp truyền thông luôn luôn bắt đầu với một 8-bit đầu vào
byte dữ liệu (MSB đầu tiên) nạp từ DIN. Sử dụng một thứ hai
byte, ngay sau byte thiết lập, để viết thư cho
chế độ đơn cực hoặc đăng ký chế độ lưỡng cực (xem
bảng 1, 3, 4, và 5). Một chuyển tiếp cao đến thấp trên CS khởi
sự hoạt động đầu vào dữ liệu. Các byte dữ liệu đầu vào và
các byte dữ liệu tiếp theo được tốc độ từ DIN vào
giao diện nối tiếp trên các cạnh tăng của SCLK.
Bàn 1-7 chi tiết mô tả đăng ký. Bit 5 và 4,
CKSEL1 và CKSEL0, tương ứng, kiểm soát đồng hồ
chế độ trong sổ đăng ký thiết lập (xem Bảng 3). Chọn
giữa bốn chế độ đồng hồ khác nhau cho nhiều cách khác nhau để
bắt đầu một chuyển đổi và xác định xem liệu các vụ mua lại
được bên trong hoặc ngoài hẹn giờ. Chọn đồng hồ
chế độ 00 để cấu hình CNVST / AIN_ để hoạt động như một chuyển đổi
bắt đầu và sử dụng nó để yêu cầu, nội bộ lập trình
chuyển đổi tính thời gian mà không cần buộc lên xe buýt nối tiếp.
Trong chế độ đồng hồ 01, sử dụng CNVST để yêu cầu chuyển đổi
một kênh tại một thời gian, kiểm soát tốc độ lấy mẫu
mà không buộc lên xe buýt nối tiếp. Yêu cầu và bắt đầu nội bộ
hẹn giờ chuyển đổi thông qua giao diện nối tiếp bằng
văn bản cho đăng ký chuyển đổi trong đồng hồ mặc định
chế độ 10. Sử dụng chế độ đồng hồ 11 với SCLK lên đến 4.8MHz
để mua lại bên ngoài tính thời gian để đạt được lấy mẫu
mức giá lên đến 300ksps. Đồng hồ chế độ 11 vô hiệu hóa chức năng quét
và trung bình. Xem Hình 4-7 cho thời gian chi tiết kỹ thuật
và làm thế nào để bắt đầu chuyển đổi.
Các thiết bị này là một tính năng hoạt động thấp, cuối cùng của chuyển đổi
đầu ra. EOC đi thấp khi ADC hoàn thành lastrequested
hoạt động và đang chờ đợi đầu vào tiếp theo
byte dữ liệu (đối với chế độ đồng hồ 00 và 10). Trong chế độ đồng hồ
01, EOC đi thấp sau khi ADC hoàn thành mỗi
hoạt động yêu cầu. EOC đi cao khi CS hoặc CNVST
đi thấp. EOC luôn luôn cao trong chế độ đồng hồ 11.