2.3.2 Voltage Controller Design Usi

2.3.2 Voltage Controller Design Using Discrete Perfect RSP
The voltage control loop designed in this chapter is based on the discrete form of the
technique developed in Section 2.3.1. To design the load voltages controller, let’s first
consider the entire plant system with the-0 components of the voltages and currents
omitted as given in Eq. (30). As explained in Section 2.1, these 0-components are
completely decoupled and uncontrollable from the inputs, and therefore they are not
useful to be included in the design. In the system (2.30), an input delay of one-half the
PWM period (0.5Tpwm) has been explicitly included to account for the computation
delay of the DSP

Kết quả (Việt) 1:

2.3.2 điện áp điều khiển thiết kế bằng cách sử dụng di động hoàn hảo rời rạcVòng điều khiển điện áp được thiết kế trong chương này dựa trên các hình thức rời rạc của cáckỹ thuật phát triển trong phần 2.3.1. Thiết kế điều khiển điện áp tải, hãy đầu tiênxem xét hệ thống toàn bộ thực vật với the 0 thành phần của điện áp và dòngbỏ qua như được đưa ra trong Eq. (30). Như được diễn tả trong phần 2.1, các thành phần 0hoàn toàn tách và không kiểm soát từ đầu vào, và do đó họ khônghữu ích để được bao gồm trong thiết kế. Trong hệ thống (2,30), một sự chậm trễ đầu vào của một nửa cácPWM thời gian (0.5Tpwm) đã được rõ ràng bao gồm các tài khoản cho tính toánsự chậm trễ của DSP

Kết quả (Việt) 2:

2.3.2 Điện áp điều khiển Thiết kế Sử dụng rời rạc Perfect RSP
Vòng lặp điều khiển điện thiết kế trong chương này dựa trên mẫu rời rạc của các
kỹ thuật phát triển tại mục 2.3.1. Để thiết kế bộ điều khiển điện áp tải, chúng ta hãy đi
xem xét toàn bộ hệ thống nhà máy với các-0 các thành phần của điện áp và dòng
bỏ qua như được đưa ra trong phương trình. (30). Như đã giải thích ở phần 2.1, các 0-thành phần được
hoàn toàn tách rời và không thể kiểm soát từ đầu vào, và do đó họ không phải là
hữu ích để được bao gồm trong thiết kế. Trong hệ thống (2.30), một sự chậm trễ đầu vào của một nửa
thời gian PWM (0.5Tpwm) đã được đưa vào một cách rõ ràng để giải thích cho việc tính toán
chậm trễ của các DSP