14.5.2 Horizontal SyncThe next key

14.5.2 Horizontal Sync
The next key process is the timing of the horizontal and vertical sync pulses, and the blanking intervals. The line timing for VGA is 31,770ns per line with a window for displaying the data of 25,170ns. If the FPGA is running at 100MHz (period of 10ns) then this means that each line requires 3177 clock cycles with 2517 for each line of pixel data, with 660 pulses in total for blanking (330 at either side). This also means that for a 640 pixel wide line, 39.3ns are required for each pixel. We could round this up to 4 clock cycles per pixel. As you may have noticed, for the pixel retrieval we have a new internal clock signal called pclk, and we can create a process that generates the appropriate pixel clock (pclk) with this timing in place.
With this slightly elongated window, the blanking pulses must therefore reduce to 617 clock cycles and this means 308 before and 309 after the display window.
The horizontal sync pulse, on the other hand, takes place between 26,110ns and 29,880ns of the overall interval. This is 189 clock pulses less than the overall line time, and so the horizontal sync pulse goes low after 94 clock cycles and then at the end must return high 95 clock cycles prior to the end of the line. The difference between the outside and inside timings for the horizontal sync pulse is 377 clock cycles and so the sync pulse must return high 94+188 clock cycles and then return low 95+189 prior to the end of the window.
Thus, the horizontal sync has the same behavior as described previously in this chapter and this can be implemented using a process with a simple counter:

Kết quả (Việt) 1:

14.5.2 đồng bộ ngangTrong quá trình quan trọng tiếp theo là thời gian của các xung đồng bộ ngang và dọc, và các đoạn blanking. Dòng thời gian cho VGA là 31, 770ns cho phù hợp với một cửa sổ để hiển thị các dữ liệu của 25, 170ns. Nếu FPGA đang chạy tốc độ 100MHz (giai đoạn 10ns) sau đó điều này có nghĩa rằng mỗi dòng yêu cầu 3177 chu kỳ đồng hồ với 2517 cho mỗi dòng của dữ liệu điểm ảnh, với 660 xung trong tổng số cho Dập xén (330 tại hai bên). Điều này cũng có nghĩa là cho một dòng rộng 640 pixel, 39.3ns được yêu cầu cho mỗi điểm ảnh. Chúng tôi có thể vòng lên đến chu kỳ đồng hồ 4 / pixel. Như bạn có thể nhận thấy, để lấy điểm ảnh hiện có tín hiệu nội bộ đồng hồ mới được gọi là pclk, và chúng tôi có thể tạo ra một quá trình mà tạo ra đồng hồ thích hợp pixel (pclk) với thời gian này tại chỗ.Với cửa sổ này hơi thuôn dài, xung blanking phải do đó làm giảm chu kỳ đồng hồ 617 và điều này có nghĩa là 308 trước và 309 sau khi cửa sổ hiển thị.Đồng bộ ngang xung, mặt khác, diễn ra giữa 26, 110ns và 29, 880ns trong khoảng thời gian tổng thể. Điều này là 189 đồng hồ xung ít hơn tổng thể dòng thời gian, và vì vậy xung đồng bộ ngang đi thấp sau khi đồng hồ 94 chu kỳ và sau đó vào cuối phải trở về chu kỳ đồng hồ 95 cao trước khi kết thúc của dòng. Sự khác biệt giữa bên ngoài và bên trong timings cho đồng bộ ngang xung 377 chu kỳ đồng hồ và để đồng bộ hóa xung phải trở lại cao 94 + 188 clock chu kỳ và sau đó trở lại thấp 95 + 189 trước khi kết thúc của cửa sổ.Do đó, đồng bộ ngang có hành vi tương tự như mô tả trước đó trong chương này, và điều này có thể được thực hiện bằng cách sử dụng một quá trình với một truy cập đơn giản:

Kết quả (Việt) 2:

14.5.2 Horizontal Sync
Quá trình quan trọng tiếp theo là thời gian của các xung đồng bộ ngang và dọc, và các khoảng tẩy trống. Thời gian dòng cho VGA là 31,770ns mỗi dòng với một cửa sổ để hiển thị dữ liệu của 25,170ns. Nếu FPGA đang chạy ở 100MHz (thời gian 10ns) thì điều này có nghĩa là mỗi dòng đòi hỏi 3177 chu kỳ đồng hồ với 2.517 cho mỗi dòng dữ liệu pixel, với 660 xung trong tổng số cho tẩy trống (330 ở hai bên). Điều này cũng có nghĩa là cho một dòng rộng 640 pixel, 39.3ns được yêu cầu cho mỗi pixel. Chúng ta có thể làm tròn này lên đến 4 chu kỳ đồng hồ cho mỗi pixel. Như bạn có thể nhận thấy, đối với việc thu hồi điểm ảnh, chúng tôi có một tín hiệu đồng hồ nội bộ mới gọi là pclk, và chúng ta có thể tạo ra một quá trình mà tạo ra các đồng hồ điểm ảnh thích hợp (pclk) với thời gian ở nơi này.
Với cửa sổ hơi thuôn dài này, các xung tẩy trống do đó phải giảm đến 617 chu kỳ đồng hồ và điều này có nghĩa là 308 trước và 309 sau khi cửa sổ hiển thị.
xung đồng bộ ngang, mặt khác, diễn ra giữa 26,110ns và 29,880ns của khoảng thời gian tổng thể. Đây là 189 đồng hồ xung ít hơn so với dòng thời gian tổng thể, và do đó các xung đồng bộ ngang đi thấp sau 94 chu kỳ đồng hồ và sau đó cuối cùng phải trả lại cao 95 chu kỳ đồng hồ trước khi kết thúc của dòng. Sự khác biệt giữa bên ngoài và thời gian bên trong cho xung đồng bộ ngang là 377 chu kỳ đồng hồ và vì vậy các xung đồng bộ phải trả lại cao 94 + 188 chu kỳ đồng hồ và sau đó trở về thấp 95 + 189 trước khi kết thúc của cửa sổ.
Như vậy, đồng bộ ngang có hành vi tương tự như mô tả trước đó trong chương này và điều này có thể được thực hiện bằng cách sử dụng một quá trình với một truy cập đơn giản: