As already mentioned, the power gat

As already mentioned, the power gating scheme can be implemented
for the peripheral circuits of SRAMs to reduce the
leakage in the standby state, but this scheme cannot be implemented
in the SRAM cell arrays, because memory cell data
must be kept in the standby state. For mobile applications, a
low leakage standby mode, a sleep mode, where the leakage is
reduced without losing memory cell data, has been introduced.
In order to reduce gate-leakage as well as off-leakage in SRAM
cells, the cell bias voltage is decreased in the sleep mode [4]–[7].
Fig. 1 shows an SRAM cell schematic. As shown in Fig. 1, the
major leakages in an SRAM cell in the sleep mode are off-leakages,
, in an nMOS driver, an nMOS transfer and a pMOS
load, and gate-leakages, , in an nMOS driver and a pMOS
load. Fig. 2 shows measured off-leakage and gate-leakage for
each transistor in an SRAM cell. Fig. 2(a) and (c) shows the case
of raising VSSC (the source terminals for the nMOS drivers),
and Fig. 2(b) and (d) shows the case of lowering VDDC (the
source terminals for the pMOS loads). The gate-leakages for
nMOS transfers are omitted, because they are negligible in the
off state. As shown in Fig. 2(a), by raising VSSC, the off-leakages
for nMOS driver and nMOS transfer are reduced owing to
back bias effects by fixing their substrate levels to the ground,
as well as their drain-source bias reduction.

Kết quả (Việt) 2:

Như đã đề cập, đề án điện gating có thể được thực hiện
cho các mạch ngoại vi của SRAM để giảm
rò rỉ trong trạng thái chờ, nhưng kế hoạch này không thể được thực hiện
trong các mảng tế bào SRAM, vì dữ liệu tế bào bộ nhớ
phải được giữ ở trạng thái chờ. Đối với các ứng dụng điện thoại di động, một
chế độ rò rỉ thấp chờ, một chế độ ngủ, nơi rò rỉ được
giảm mà không làm mất dữ liệu tế bào bộ nhớ, đã được giới thiệu.
Để giảm bớt cổng rò rỉ cũng như off-rò rỉ trong SRAM
tế bào, điện áp phân cực tế bào được giảm trong chế độ ngủ [4] -. [7]
Hình. 1 cho thấy một sơ đồ tế bào SRAM. Như thể hiện trong hình. 1,
rò rỉ lớn trong một tế bào SRAM ở chế độ ngủ là off-rò rỉ,
trong một trình điều khiển nMOS, một chuyển nMOS và pMOS
tải, và cổng rò rỉ, trong một trình điều khiển nMOS và pMOS
tải. Sung. 2 chương trình đo off-rò rỉ và cổng rò rỉ cho
mỗi bóng bán dẫn trong một tế bào SRAM. Sung. 2 (a) và (c) cho thấy các trường hợp
nuôi VSSC (các thiết bị đầu cuối nguồn cho các trình điều khiển nMOS),
và hình. 2 (b) và (d) cho thấy trường hợp hạ VDDC (các
thiết bị đầu cuối nguồn cho tải pMOS). Các cổng rò rỉ cho
chuyển nMOS được bỏ qua, bởi vì họ là không đáng kể trong
trạng thái tắt. Như thể hiện trong hình. 2 (a), bằng cách nâng VSSC, off-rò rỉ
cho lái xe và nMOS chuyển nMOS đang làm giảm bớt do
tác động thiên vị trở lại bằng cách sửa chữa các mức chất nền vào mặt đất,
cũng như giảm thiên vị thoát nguồn của họ.