4.10 A set-associative cache has a

4.10 A set-associative cache has a block size of four 16-bit words and a set size of 2. The cache can accommodate a total of 4096 words. The main memory size that is cacheable is 64K * 32 bits. Design the cache structure and show how the processor’s addresses are interpreted.
4.11 Consider a memory system that uses a 32-bit address to address at the byte level, plus a cache that uses a 64-byte line size.
a. Assume a direct mapped cache with a tag field in the address of 20 bits. Show
the address format and determine the following parameters: number of ad- dressable units, number of blocks in main memory, number of lines in cache, size of tag.
b. Assume an associative cache. Show the address format and determine the follow- ing parameters: number of addressable units, number of blocks in main memory, number of lines in cache, size of tag.
c. Assume a four-way set-associative cache with a tag field in the address of 9 bits. Show the address format and determine the following parameters: number of ad- dressable units, number of blocks in main memory, number of lines in set, number of sets in cache, number of lines in cache, size of tag.
4.12 Consider a computer with the following characteristics: total of 1Mbyte of main mem- ory; word size of 1 byte; block size of 16 bytes; and cache size of 64 Kbytes.
a. For the main memory addresses of F0010, 01234, and CABBE, give the corre-
sponding tag, cache line address, and word offsets for a direct-mapped cache.
b. Give any two main memory addresses with different tags that map to the same
cache slot for a direct-mapped cache.
c. For the main memory addresses of F0010 and CABBE, give the corresponding
tag and offset values for a fully-associative cache.
d. For the main memory addresses of F0010 and CABBE, give the corresponding
tag, cache set, and offset values for a two-way set-associative cache.
4.13 Describe a simple technique for implementing an LRU replacement algorithm in a
four-way set-associative cache.
4.14 Consider again Example 4.3. How does the answer change if the main memory uses a
block transfer capability that has a first-word access time of 30 ns and an access time of 5 ns for each word thereafter?

Kết quả (Việt) 1:

4.10 một bộ nhớ cache tập kết hợp có một kích thước khối của bốn từ 16-bit và đặt kích cỡ của 2. Bộ nhớ cache có sức chứa tổng cộng từ 4096. Kích thước bộ nhớ chính là cacheable là 64 K * 32 bit. Thiết kế cấu trúc bộ nhớ cache và hiển thị như thế nào bộ vi xử lý địa chỉ được giải thích.4.11 xem xét một hệ thống bộ nhớ sử dụng bản 32-bit địa chỉ đến địa chỉ ở mức độ byte, cộng với một bộ nhớ cache sử dụng một kích thước 64 byte dòng.a. giả sử một bộ nhớ cache được ánh xạ trực tiếp với một lĩnh vực thẻ ở địa chỉ 20 bit. Hiển thịđịa chỉ định dạng và xác định các thông số sau: số lượng các quảng cáo - dressable đơn vị, số lượng các khối trong bộ nhớ chính, số dòng trong bộ nhớ cache, kích thước của thẻ.b. cho một bộ nhớ cache kết hợp. Hiển thị định dạng địa chỉ và xác định các thông số theo-ing: số lượng địa chỉ đơn vị, số lượng các khối trong bộ nhớ chính, số dòng trong bộ nhớ cache, kích thước của thẻ.c. giả sử một bộ nhớ cache 4-cách thiết lập kết hợp với một lĩnh vực thẻ ở địa chỉ số 9 bits. Hiển thị định dạng địa chỉ và xác định các thông số sau: số lượng các quảng cáo - dressable đơn vị, số lượng các khối trong bộ nhớ chính, số dòng trong tập hợp, số lượng các bộ trong bộ nhớ cache, số dòng trong bộ nhớ cache, kích thước của thẻ.4.12 xem xét một máy tính với các đặc điểm như sau: tổng của 1Mbyte chính mem-ory; từ kích thước của 1 byte; Kích thước khối 16 byte; và kích thước bộ nhớ cache 64 Kbytes.a. đối với các địa chỉ bộ nhớ chính của F0010, 01234, và CABBE, cho corre-sponding thẻ, bộ nhớ cache dòng địa chỉ và từ offsets cho một bộ nhớ cache ánh xạ trực tiếp.sinh cung cấp cho bất kỳ địa chỉ bộ nhớ chính hai với thẻ khác nhau bản đồ đến cùngkhe cắm bộ nhớ cache bộ nhớ cache ánh xạ trực tiếp.c. đối với các địa chỉ bộ nhớ chính của F0010 và CABBE, cho tương ứnggiá trị thẻ và bù đắp cho một bộ nhớ cache đầy đủ kết hợp.d. đối với các địa chỉ bộ nhớ chính của F0010 và CABBE, cho tương ứngtừ khóa, thiết lập bộ nhớ cache và các giá trị bù đắp cho một bộ nhớ cache tập kết hợp hai chiều.4,13 mô tả một kỹ thuật đơn giản cho việc thực hiện một thuật toán thay thế LRU trong một4-cách thiết lập kết hợp bộ nhớ cache.4,14 xem xét lại ví dụ 4.3. Làm thế nào là câu trả lời thay đổi nếu bộ nhớ chính sử dụng mộtngăn chặn khả năng chuyển giao có một thời gian truy cập đầu tiên từ 30 ns và một thời gian truy cập của 5 ns cho mỗi từ sau đó?

Kết quả (Việt) 2:

4.10 Một bộ nhớ cache bộ-kết hợp có một kích thước khối của bốn từ 16-bit và kích thước bộ nhớ cache 2. có thể chứa tổng cộng 4.096 từ. Kích thước bộ nhớ chính là khả năng lưu nhớ là 64K * 32 bit. Thiết kế cấu trúc bộ nhớ cache và thể hiện địa chỉ của bộ xử lý được giải thích.
4.11 Xem xét một hệ thống bộ nhớ sử dụng một địa chỉ 32-bit để giải quyết ở cấp độ byte, cộng với một bộ nhớ cache mà sử dụng một kích thước đường 64-byte.
a. Giả sử một bộ nhớ cache ánh xạ trực tiếp với một lĩnh vực thẻ tại địa chỉ 20 bit. Hiện
các định dạng địa chỉ và xác định các thông số sau: số lượng quảng cáo- đơn vị dressable, số khối trong bộ nhớ chính, số dòng trong bộ nhớ cache, kích thước của thẻ.
b. Giả sử một bộ nhớ cache liên kết. Các định dạng địa chỉ và xác định các thông số ing follow-: số đơn vị địa chỉ, số khối trong bộ nhớ chính, số dòng trong bộ nhớ cache, kích thước của thẻ.
c. Giả sử bốn chiều để nhớ cache thiết kết hợp với một lĩnh vực thẻ tại địa chỉ của 9 bit. Các định dạng địa chỉ và xác định các thông số sau: số lượng quảng cáo- đơn vị dressable, số khối trong bộ nhớ chính, số dòng trong bộ, số lượng bộ trong bộ nhớ cache, số dòng trong bộ nhớ cache, kích thước của thẻ.
4.12 Xem xét một máy tính với các đặc điểm sau: Tổng các 1Mbyte của Ory vieân chính; kích thước từ 1 byte; kích thước khối 16 byte; và kích thước bộ nhớ cache của 64 Kb.
a. Đối với các địa chỉ bộ nhớ chính của F0010, 01.234, và CABBE, cung cấp cho các corre
thẻ sponding, địa chỉ dòng bộ nhớ cache, và hiệu số từ một bộ nhớ cache trực tiếp ánh xạ.
b. Cho hai địa chỉ bộ nhớ bất kỳ chính với các thẻ khác nhau mà bản đồ với cùng
khe cắm bộ nhớ cache cho một bộ nhớ cache trực tiếp ánh xạ.
c.
Đối với các địa chỉ bộ nhớ chính của F0010 và CABBE, cung cấp cho các tương ứng thẻ và bù đắp giá trị cho một bộ nhớ cache đầy đủ liên kết.
d. Đối với các địa chỉ bộ nhớ chính của F0010 và CABBE, cung cấp cho các tương ứng
thẻ, bộ nhớ cache bộ, và bù đắp giá trị cho một hai chiều nhớ cache thiết kết.
4.13 Mô tả một kỹ thuật đơn giản để thực hiện một thuật toán thay thế LRU trong
bốn cách thiết kết hợp bộ nhớ cache.
4.14 Xem xét lại ví dụ 4.3. Làm thế nào để thay đổi câu trả lời nếu bộ nhớ chính sử dụng một
khả năng chuyển khối có một thời gian truy cập Internet từ đầu tiên của 30 ns và một thời gian truy cập của 5 ns cho mỗi từ sau đó? Đối với các địa chỉ bộ nhớ chính của F0010 và CABBE, cung cấp cho các tương ứng thẻ, bộ nhớ cache bộ, và bù đắp giá trị cho một hai chiều nhớ cache thiết kết. 4.13 Mô tả một kỹ thuật đơn giản để thực hiện một thuật toán thay thế LRU trong bốn cách thiết kết hợp bộ nhớ cache. 4.14 Xem xét lại ví dụ 4.3. Làm thế nào để thay đổi câu trả lời nếu bộ nhớ chính sử dụng một khả năng chuyển khối có một thời gian truy cập Internet từ đầu tiên của 30 ns và một thời gian truy cập của 5 ns cho mỗi từ sau đó? Đối với các địa chỉ bộ nhớ chính của F0010 và CABBE, cung cấp cho các tương ứng thẻ, bộ nhớ cache bộ, và bù đắp giá trị cho một hai chiều nhớ cache thiết kết. 4.13 Mô tả một kỹ thuật đơn giản để thực hiện một thuật toán thay thế LRU trong bốn cách thiết kết hợp bộ nhớ cache. 4.14 Xem xét lại ví dụ 4.3. Làm thế nào để thay đổi câu trả lời nếu bộ nhớ chính sử dụng một khả năng chuyển khối có một thời gian truy cập Internet từ đầu tiên của 30 ns và một thời gian truy cập của 5 ns cho mỗi từ sau đó?

Kết quả (Việt) 3:

4.10 một nhóm liên bộ nhớ cache có một miếng cỡ 16 4 bit từ và một kích thước thiết lập cho 2.Nên nhớ tạm có thể chứa được từ 4096 người.Kích thước của bộ nhớ chính là bộ nhớ cache cho 64K * 32 bit.Thiết kế cấu trúc bộ nhớ tạm, và hiển thị rồi xử lý địa chỉ là cách giải thích.4.11 xem xét một hệ thống sử dụng một bộ nhớ, 32 - bit địa chỉ byte, để giải quyết ở cấp, thêm một bộ nhớ cache, sử dụng một 64 byte được kích cỡ.Giả định trong 20 bit địa chỉ có một dấu ấn trong lĩnh vực ánh xạ trực tiếp của bộ nhớ cache.Hiển thịĐịa chỉ xác định tham số định dạng và giáp các đô thị: AD - vụ đơn vị số ở trong bộ nhớ chính, khối lượng, số lượng, kích cỡ của dòng bộ nhớ cache thẻ.Giả định một bộ nhớ cache kết nối.Định dạng hiển thị và xác định địa chỉ tiếp tục tham số: có địa chỉ trong bộ nhớ chính đơn vị đếm,, số dòng bộ nhớ tạm, kích thước của Mark.C. nhận tư thông với 9 bit địa chỉ đánh dấu các lĩnh vực liên quan thiết lập bộ nhớ cache.Định dạng hiển thị thông số địa chỉ và chắc chắn sẽ sửa giáp các đô thị: AD - đơn vị số ở trong bộ nhớ chính, khối lượng, được tập hợp số, hệ số trong bộ nhớ cache, bộ nhớ cache line, kích thước của thẻ.4.12 người nghĩ có các tính năng sau: máy tính với bộ nhớ chính 1mbyte Tổng lý thuyết; 1 byte từ kích thước; 16 byte miếng cỡ và kích cỡ bộ nhớ tạm cho 64 byte.A. cho f001001234, và bộ nhớ địa chỉ CABBE, cho phù hợp...Thẻ tương ứng, bộ nhớ cache được địa chỉ, và độ lệch ánh xạ trực tiếp từ bộ nhớ cache.Cho bất kỳ hai địa chỉ với bộ nhớ chính khác như nhãn, vẽ bản đồDùng cho bộ nhớ cache ánh xạ trực tiếp của bộ nhớ cache máy đánh bạc.Ở f0010 và CABBE bộ nhớ địa chỉ, tạo ra hiệu ứngToàn bộ nhớ cache thẻ dùng để kết nối và bù đắp đáng giá.D. cho f0010 và CABBE bộ nhớ địa chỉ, tạo ra hiệu ứngDùng để thiết lập quan hệ hai chiều bộ nhớ cache, bộ nhớ cache thẻ của nhóm và bù đắp đáng giá.4.13 mô tả một công nghệ đơn giản trong thực hiện thuật toán thay thế LRUBốn nhóm kết nối đường bộ nhớ cache.Hãy xem xét ví dụ 4.14 4.3.Nếu sử dụng một bộ nhớ chính, câu trả lời sẽ thay đổi.Đồng truyền năng lực, có một chữ đầu tiên của thời gian truy cập cho 30 và một thời gian truy cập cho 5 mọi lời?