Figure 12.15a shows the ideal case,

Figure 12.15a shows the ideal case, in which a new instruction enters the pipeline each clock cycle. Now assume that
main memory has a single port and that all instruction fetches and data reads and
writes must be performed one at a time. Further, ignore the cache. In this case, an
operand read to or write from memory cannot be performed in parallel with an instruction fetch. This is illustrated in Figure 12.15b, which assumes that the source
operand for instruction I1 is in memory, rather than a register.Therefore, the fetch instruction stage of the pipeline must idle for one cycle before beginning the instruction
fetch for instruction I3.The figure assumes that all other operands are in registers

Kết quả (Việt) 2:

Hình 12.15a cho thấy trường hợp lý tưởng, trong đó có một hướng dẫn mới đi vào các đường ống dẫn mỗi chu kỳ đồng hồ. Bây giờ giả sử rằng
bộ nhớ chính có một cổng duy nhất và rằng tất cả các hướng dẫn nạp và dữ liệu đọc và
viết phải được thực hiện cùng một lúc. Hơn nữa, bỏ qua bộ nhớ cache. Trong trường hợp này, một
toán hạng đọc hoặc viết từ bộ nhớ không thể được thực hiện song song với một hướng dẫn lấy. Điều này được minh họa trong hình 12.15b, trong đó giả định rằng các nguồn
toán hạng để được hướng dẫn I1 là trong bộ nhớ, chứ không phải là một register.Therefore, tìm nạp giai đoạn hướng dẫn của các đường ống dẫn phải nhàn rỗi cho một chu kỳ trước khi bắt đầu giảng dạy
lấy để được hướng dẫn I3.The con số giả định rằng tất cả các toán hạng khác là vào sổ đăng ký