Our OS study covers the 32-bit Powe

Our OS study covers the 32-bit PowerPC 603 [6] and 604 processors. Both machines provide a modified inverted page table memory management architecture. The standard translation between logical and physical addresses takes place as follows:
Program memory references are 32-bit logical addresses. The 4 high order bits of the logical address index a set of segment registers, each of which contains a 24-bit ``virtual segment identifier''(VSID). The logical address is concatenated with the VSID to produce a virtual address. There is a translation look-aside buffer of cached virtual physical translations and hashed page tables indexed by a (hashed) virtual address. The tables are organized into ``buckets'', each consisting of eight page table entries (PTEs). Each PTE contains a 20-bit physical page address, a 24-bit virtual segment identifier (VSID) and permission and other housekeeping information. Once a TLB miss occurs, a hash function is computed on the virtual address to obtain the index of a bucket. If no matching entry is found in this bucket, a secondary hash function is computed to find the index of an overflow bucket. If no entry is found in either bucket, the OS must determine further action. On the 604, a TLB miss causes the hardware to compute the hash function and search the hash table. If no match is found, a page fault interrupt is generated and a software handler is started. On the 603, there are registers to assist hashing even though the hardware does not require software to store PTEs in a hash table. Since a TLB miss is handled in hardware, the 604 has a hash-table miss interrupt rather than a TLB miss interrupt.

Kết quả (Việt) 1:

Nghiên cứu hệ điều hành của chúng tôi bao gồm các bộ xử lý PowerPC 603 [6] và 604 32-bit. Cả hai máy cung cấp bàn trang sửa đổi ngược một quản lý kiến trúc bộ nhớ. Bản dịch tiêu chuẩn giữa các địa chỉ hợp lý và thể chất diễn ra như sau:Program memory references are 32-bit logical addresses. The 4 high order bits of the logical address index a set of segment registers, each of which contains a 24-bit ``virtual segment identifier''(VSID). The logical address is concatenated with the VSID to produce a virtual address. There is a translation look-aside buffer of cached virtual physical translations and hashed page tables indexed by a (hashed) virtual address. The tables are organized into ``buckets'', each consisting of eight page table entries (PTEs). Each PTE contains a 20-bit physical page address, a 24-bit virtual segment identifier (VSID) and permission and other housekeeping information. Once a TLB miss occurs, a hash function is computed on the virtual address to obtain the index of a bucket. If no matching entry is found in this bucket, a secondary hash function is computed to find the index of an overflow bucket. If no entry is found in either bucket, the OS must determine further action. On the 604, a TLB miss causes the hardware to compute the hash function and search the hash table. If no match is found, a page fault interrupt is generated and a software handler is started. On the 603, there are registers to assist hashing even though the hardware does not require software to store PTEs in a hash table. Since a TLB miss is handled in hardware, the 604 has a hash-table miss interrupt rather than a TLB miss interrupt.

Kết quả (Việt) 2:

Nghiên cứu hệ điều hành của chúng tôi bao gồm 32-bit PowerPC 603 [6] và 604 bộ xử lý. Cả hai máy cung cấp ngược bảng trang kiến trúc quản lý bộ nhớ sửa đổi. Các dịch chuẩn giữa địa chỉ logic và vật lý diễn ra như sau:
tài liệu tham khảo bộ nhớ chương trình là 32-bit địa chỉ logic. 4 bit bậc cao của chỉ số địa chỉ hợp lý một tập các thanh ghi phân đoạn, mỗi trong số đó có chứa một 24-bit `` đoạn nhận dạng ảo '' (VSID). Các địa chỉ logic được nối với VSID để sản xuất một địa chỉ ảo. Có một dịch nhìn sang một bên đệm cache dịch vật lý ảo và bàn trang băm lập chỉ mục của một địa chỉ ảo (băm). Các bảng được tổ chức thành `` xô '', gồm tám mục bảng trang (PTEs). Mỗi PTE chứa một 20-bit địa chỉ trang vật lý, một 24-bit định danh phân khúc ảo (VSID) và cho phép và thông tin vệ khác. Một khi bỏ lỡ TLB xảy ra, một hàm băm được tính theo địa chỉ ảo để có được những chỉ số của một cái xô. Nếu không có mục kết hợp được tìm thấy trong thùng này, một hàm băm thứ cấp được tính toán để tìm ra chỉ số của một xô tràn. Nếu không có mục nào được tìm thấy trong cả xô, hệ điều hành phải xác định thêm hành động. Trên 604, một lỡ TLB gây ra các phần cứng để tính toán hàm băm và tìm kiếm các bảng băm. Nếu không phù hợp được tìm thấy, một trang lỗi ngắt được tạo ra và xử lý một phần mềm được bắt đầu. Trên 603, có đăng ký để hỗ trợ băm mặc dù các phần cứng không cần phần mềm để lưu trữ PTEs trong một bảng băm. Kể từ khi bỏ lỡ một TLB được xử lý trong phần cứng, 604 có một lỡ bảng băm gián đoạn hơn một TLB bỏ lỡ ngắt.