Figure 5.4: TRNG of Kohlbrenner and Gaj
sensibility on the jitter. This way, if the two frequencies are very close, the generator
will be able to extract very small jitter, but the beat signal will have very long period.
This fact will in turn case very small bit-rate of the generator.
Due to process variations, the normalized frequencies of the ring oscillators can
differ in up to 8% inside the chip and even more from chip to chip [KG04]. Since
the frequency difference is related to the sensibility on the jitter, the generator could
cease to work in some devices. In order to solve this problem, a manual placement on
a per-device basis can thus be needed in order to ensure the generator proper operation
in all circumstances. This is the main disadvantage of the proposed principle.
The generator is stateless and thus it is absolutely inner testable (although no test
has been proposed up to now). Since the structure of the generator is relatively simple,
a mathematical model could be feasible, even if it is not given in the original paper. The
fact that the generator uses two frequencies generated using the same principle (ring
oscillators) and in the same device should increase its robustness against active attacks.
The authors implemented the generator in Xilinx Virtex FPGA devices. They have
reported the bit-rate of about 600 kbits/s. However, the output bit-stream required a
post-processing in order to reduce the bias to an acceptable level. The generator is
potentially implementable in all FPGA families. It uses very few logic resources and
we could expect that it will have relatively small power consumption.
5.4 Generators transforming pseudo-randomness to true
randomness
This class of generators combine pseudo-randomness obtained from algorithmic logic
structures as Fibonacci, Galois and cellular automata shift registers (or delay lines)
with true-randomness obtained from free-running, mostly ring oscillators. Since both
sources of randomness are merged together inside the module, the generator is not
inner testable and the entropy of the generated bit-stream is very difficult or impossible
to evaluate.
35

Kết quả (Việt) 1:
























  



Hình 5.4: TRNG Kohlbrenner và Gajcảm on the jitter. Điều này, nếu tần số hai là rất gần, máy phát điệnsẽ có thể trích xuất jitter rất nhỏ, nhưng tín hiệu đánh bại sẽ có khoảng thời gian rất dài.Thực tế này lần lượt sẽ trường hợp tỷ lệ bit rất nhỏ của các máy phát điện.Do quá trình biến thể, tần số bình thường của máy dao động vòng có thểkhác biệt trong lên đến 8% trong các chip và thậm chí nhiều hơn từ chip với chip [KG04]. Kể từ khisự khác biệt của tần số là liên quan đến tình cảm trên jitter, máy phát điện có thểngừng làm việc trong một số thiết bị. Để giải quyết vấn đề này, một vị trí bằng taymột cơ sở cho một thiết bị như vậy có thể là cần thiết để đảm bảo các hoạt động phát điện phù hợptrong mọi trường hợp. Đây là những bất lợi chính của các nguyên tắc được đề xuất.Máy phát điện là quốc tịch và do đó nó là hoàn toàn bên trong testable (mặc dù không có thử nghiệmđã được đề xuất lên đến bây giờ). Kể từ khi các cấu trúc của các máy phát điện là tương đối đơn giản,một mô hình toán học có thể khả thi, ngay cả khi nó không được đưa ra trong bài báo ban đầu. Cácthực tế rằng các máy phát điện sử dụng hai tần số được tạo ra bằng cách sử dụng nguyên tắc tương tự (ringtạo dao động) và trong cùng một thiết bị sẽ làm tăng độ chắc chắn của nó chống lại hoạt động tấn công.Các tác giả thực hiện các máy phát điện trong các thiết bị Xilinx Virtex FPGA. Họ cóbáo cáo tỷ lệ bit của khoảng 600 kbit/s. Tuy nhiên, đầu ra chút dòng yêu cầu mộtsau khi xử lý để giảm xu hướng đến một mức độ chấp nhận được. Máy phát điện làcó khả năng trong tất cả các gia đình FPGA implementable. Nó sử dụng rất ít tài nguyên logic vàchúng tôi có thể hy vọng rằng nó sẽ có mức tiêu thụ điện tương đối nhỏ.5.4 máy phát điện biến giả ngẫu nhiên để truengẫu nhiênLớp này của máy phát điện kết hợp ngẫu nhiên giả thu được từ các thuật toán logiccấu trúc là Fibonacci, Galois và cellular automata thay đổi đăng ký (hoặc chậm trễ dòng)với true-ngẫu nhiên thu được từ các hoạt động miễn phí, chủ yếu là đổ chuông máy dao động. Kể từ khi cả hainguồn ngẫu nhiên được sáp nhập với nhau bên trong các mô-đun, các máy phát điện không phải làbên trong testable và entropy của các bit tạo ra dòng là rất khó hoặc không thểđể đánh giá.35

Kết quả (Việt) 2:

?
??
????
??
??
????
??
??
????
??
??
????
??
?????
?????
???
???
? ???

?

? ?????
?????????
??

??? ?????
? ?????
?
?
?????
????
Hình 5.4: trng của Kohlbrenner và Gaj
nhạy cảm trên jitter. Bằng cách này, nếu hai tần số là rất gần, các máy phát điện
sẽ có thể trích xuất jitter rất nhỏ, nhưng các tín hiệu nhịp sẽ có khoảng thời gian rất dài.
Thực tế này sẽ trong trường hợp lần lượt tốc độ bit rất nhỏ của máy phát điện.
Do xử lý các biến đổi, tần số bình thường của các dao động vòng có thể
khác nhau trong lên đến 8% bên trong chip và thậm chí nhiều hơn nữa từ chip chip [KG04]. Kể từ khi
sự khác biệt tần số có liên quan đến sự nhạy cảm về jitter, các máy phát điện có thể
ngừng làm việc trong một số thiết bị. Để giải quyết vấn đề này, một vị trí dẫn sử dụng trên
một cơ sở cho mỗi thiết bị như vậy có thể là cần thiết để đảm bảo các hoạt động thích hợp máy phát điện
trong mọi tình huống. Đây là bất lợi chính của các nguyên tắc được đề xuất.
Các máy phát điện là quốc tịch và do đó nó là hoàn toàn có thể kiểm chứng bên trong (mặc dù không có thử nghiệm
đã được đề xuất cho đến nay). Kể từ khi cấu trúc của máy phát điện là tương đối đơn giản,
một mô hình toán học có thể có tính khả thi, thậm chí nếu nó không được đưa ra trong bài báo gốc. Các
thực tế là các máy phát điện sử dụng hai tần số được tạo ra bằng cách sử dụng cùng một nguyên tắc (vòng
dao động) và trong cùng một thiết bị nên tăng độ bền của nó chống lại các cuộc tấn công tích cực.
Các tác giả thực hiện các máy phát điện trong các thiết bị Xilinx Virtex FPGA. Họ đã
báo cáo tốc độ bit của khoảng 600 kbits / s. Tuy nhiên, sản lượng chút dòng cần một
hậu xử lý để làm giảm sự thiên vị đến một mức độ chấp nhận được. Máy phát điện có
khả năng thực hiện được trong tất cả các gia đình FPGA. Nó sử dụng rất ít tài nguyên logic và
chúng ta có thể hy vọng rằng nó sẽ có mức tiêu thụ năng lượng tương đối nhỏ.
5.4 Máy phát điện chuyển giả ngẫu nhiên để thực sự
ngẫu nhiên
này lớp học của máy phát điện kết hợp giả ngẫu nhiên thu được từ logic thuật toán
cấu trúc như Fibonacci, Galois và đăng ký thay đổi automata di động (hoặc đường chậm)
với thật ngẫu nhiên thu được từ tự do chạy, chủ yếu dao động vòng. Kể từ khi cả hai
nguồn ngẫu nhiên được sáp nhập với nhau bên trong các mô-đun, máy phát điện không phải là
bên trong có thể kiểm chứng và entropy của chút dòng tạo ra là rất khó hoặc không thể
để đánh giá.
35