1Zarlink Semiconductor Inc.Zarlink,

1
Zarlink Semiconductor Inc.
Zarlink, ZL and the Zarlink Semiconductor logo are trademarks of Zarlink Semiconductor Inc.
Copyright 1997-2006, Zarlink Semiconductor Inc. All Rights Reserved.
Features
• Complete DTMF Receiver
• Low power consumption
• Internal gain setting amplifier
• Adjustable guard time
• Central office quality
• Power-down mode
• Inhibit mode
• Backward compatible with MT8870C/MT8870C-1
Applications
• Receiver system for British Telecom (BT) or
CEPT Spec (MT8870D-1)
• Paging systems
• Repeater systems/mobile radio
• Credit card systems
• Remote control
• Personal computers
• Telephone answering machine
Description
The MT8870D/MT8870D-1 is a complete DTMF
receiver integrating both the bandsplit filter and digital
decoder functions. The filter section uses switched
capacitor techniques for high and low group filters;
the decoder uses digital counting techniques to detect
and decode all 16 DTMF tone-pairs into a 4-bit code.
October 2006
Ordering Information
MT8870DE 18 Pin PDIP Tubes
MT8870DS 18 Pin SOIC Tubes
MT8870DN 20 Pin SSOP Tubes
MT8870DSR 18 Pin SOIC Tape & Reel
MT8870DNR 20 Pin SSOP Tape & Reel
MT8870DN1 20 Pin SSOP* Tubes
MT8870DE1 18 Pin PDIP* Tubes
MT8870DS1 18 Pin SOIC* Tubes
MT8870DNR1 20 Pin SSOP* Tape & Reel
MT8870DSR1 18 Pin SOIC* Tape & Reel
MT8870DE1-1 18 Pin PDIP* Tubes
MT8870DS1-1 18 Pin SOIC* Tubes
MT8870DSR1-1 18 Pin SOIC* Tape & Reel
*Pb Free Matte Tin
-40°C to +85°C
MT8870D/MT8870D-1
ISO2-CMOS Integrated DTMF Receiver
Data Sheet
Figure 1 - Functional Block Diagram
PWDN
IN +
IN GS
OSC1 OSC2 St/GT ESt STD TOE
Q1
Q2
Q3
Q4
VDD VSS VRef INH
Bias
Circuit
Dial
Tone
Filter
High Group
Filter
Low Group
Filter
Digital
Detection
Algorithm
Code
Converter
and Latch
St
GT
Steering
Logic
Chip
Power
Chip
Bias
VRef
Buffer
Zero Crossing
Detectors
to all
Chip
Clocks
MT8870D/MT8870D-1 Data Sheet
2
Zarlink Semiconductor Inc.
External component count is minimized by on chip provision of a differential input amplifier, clock oscillator and
latched three-state bus interface.
Figure 2 - Pin Connections
Pin Description
Pin #
Name Description
18 20
1 1 IN+ Non-Inverting Op-Amp (Input).
2 2 IN- Inverting Op-Amp (Input).
3 3 GS Gain Select. Gives access to output of front end differential amplifier for connection of
feedback resistor.
4 4 V
Ref Reference Voltage (Output). Nominally VDD/2 is used to bias inputs at mid-rail (see Fig. 6
and Fig. 10).
5 5 INH Inhibit (Input). Logic high inhibits the detection of tones representing characters A, B, C
and D. This pin input is internally pulled down.
6 6 PWDN Power Down (Input). Active high. Powers down the device and inhibits the oscillator. This
pin input is internally pulled down.
7 8 OSC1 Clock (Input).
8 9 OSC2 Clock (Output). A 3.579545 MHz crystal connected between pins OSC1 and OSC2
completes the internal oscillator circuit.
9 10 V
SS Ground (Input). 0 V typical.
10 11 TOE Three State Output Enable (Input). Logic high enables the outputs Q1-Q4. This pin is
pulled up internally.
11-
14
12-
15
Q1-Q4 Three State Data (Output). When enabled by TOE, provide the code corresponding to the
last valid tone-pair received (see Table 1). When TOE is logic low, the data outputs are high
impedance.
15 17 StD Delayed Steering (Output).Presents a logic high when a received tone-pair has been
registered and the output latch updated; returns to logic low when the voltage on St/GT falls
below V
TSt.
16 18 ESt Early Steering (Output). Presents a logic high once the digital algorithm has detected a
valid tone pair (signal condition). Any momentary loss of signal condition will cause ESt to
return to a logic low.
123456789
10
18
17
16
15
14
13
12
11
IN+
INGS
VRef
INH
PWDN
OSC1
OSC2
VSS
VDD
St/GT
ESt
StD
Q4
Q3
Q2
Q1
TOE
18 PIN PLASTIC DIP/SOIC
123456789
10 11
12
20
19
18
17
16
15
14
13
IN+
INGS
VRef
INH
PWDN
NC
OSC1
OSC2
VSS
20 PIN SSOP
VDD
St/GT
ESt
StD
Q4
Q3
Q2
Q1
TOE
NC
MT8870D/MT8870D-1 Data Sheet
3
Zarlink Semiconductor Inc.
Functional Description
The MT8870D/MT8870D-1 monolithic DTMF receiver offers small size, low power consumption and high
performance. Its architecture consists of a bandsplit filter section, which separates the high and low group tones,
followed by a digital counting section which verifies the frequency and duration of the received tones before passing
the corresponding code to the output bus.
Filter Section
Separation of the low-group and high group tones is achieved by applying the DTMF signal to the inputs of two
sixth-order switched capacitor bandpass filters, the bandwidths of which correspond to the low and high group
frequencies. The filter section also incorporates notches at 350 and 440 Hz for exceptional dial tone rejection (see
Figure 3). Each filter output is followed by a single order switched capacitor filter section which smooths the signals
prior to limiting. Limiting is performed by high-gain comparators which are provided with hysteresis to prevent
detection of unwanted low-level signals. The outputs of the comparators provide full rail logic swings at the
frequencies of the incoming DTMF signals.
Figure 3 - Filter Response
17 19 St/GT Steering Input/Guard time (Output) Bidirectional. A voltage greater than VTSt detected at
St causes the device to register the detected tone pair and update the output latch. A
voltage less than VTSt frees the device to accept a new tone pair. The GT output acts to
reset the external steering time-constant; its state is a function of ESt and the voltage on St.
18 20 V
DD Positive power supply (Input). +5 V typical.
7,
16
NC No Connection.
Pin Description
Pin #
Name Description
18 20
0
10
20
30
40
50
ATTENUATION
(dB)
X Y A B C D
1kHz
E F G H
PRECISE
DIAL TONES
X=350 Hz
Y=440 Hz
DTMF TONES
A=697 Hz
B=770 Hz
C=852 Hz
D=941 Hz
E=1209 Hz
F=1336 Hz
G=1477 Hz
H=1633 Hz
FREQUENCY (Hz)
MT8870D/MT8870D-1 Data Sheet
4
Zarlink Semiconductor Inc.
Decoder Section
Following the filter section is a decoder employing digital counting techniques to determine the frequencies of the
incoming tones and to verify that they correspond to standard DTMF frequencies. A complex averaging algorithm
protects against tone simulation by extraneous signals such as voice while providing tolerance to small frequency
deviations and variations. This averaging algorithm has been developed to ensure an optimum combination of
immunity to talk-off and tolerance to the presence of interfering frequencies (third tones) and noise. When the
detector recognizes the presence of two valid tones (this is referred to as the “signal condition” in some industry
specifications) the “Early Steering” (ESt) output will go to an active state. Any subsequent loss of signal condition
will cause ESt to assume an inactive state (see “Steering Circuit”).
Figure 4 - Basic Steering Circuit
Steering Circuit
Before registration of a decoded tone pair, the receiver checks for a valid signal duration (referred to as character
recognition condition). This check is performed by an external RC time constant driven by ESt. A logic high on ESt
causes v
c (see Figure 4) to rise as the capacitor discharges. Provided signal condition is maintained (ESt remains
high) for the validation period (tGTP), vc reaches the threshold (VTSt) of the steering logic to register the tone pair,
latching its corresponding 4-bit code (see Table 1) into the output latch. At this point the GT output is activated and
drives vc to VDD. GT continues to drive high as long as ESt remains high. Finally, after a short delay to allow the
output latch to settle, the delayed steering output flag (StD) goes high, signalling that a received tone pair has been
registered. The contents of the output latch are made available on the 4-bit output bus by raising the three state
control input (TOE) to a logic high. The steering circuit works in reverse to validate the interdigit pause between
signals. Thus, as well as rejecting signals too short to be considered valid, the receiver will tolerate signal
interruptions (dropout) too short to be considered a valid pause. This facility, together with the capability of selecting
the steering time constants externally, allows the designer to tailor performance to meet a wide variety of system
requirements.
Guard Time Adjustment
In many situations not requiring selection of tone duration and interdigital pause, the simple steering circuit shown
in Figure 4 is applicable. Component values are chosen according to the formula:
t
R E C=tDP+tGTP
t
ID=tDA+tGTA
V
DD
C
v
c
V
DD
St/GT
ESt
StD
MT8870D/
MT8870D-1
R
t
GTA=(RC)In(VDD/VTSt)
t
GTP=(RC)In[VDD/(VDD-VTSt)]
MT8870D/MT8870D-1 Data Sheet
5
Zarlink Semiconductor Inc.
The value of t
DP is a device parameter (see Figure 11) and tREC is the minimum signal duration to be recognized by
the receiver. A value for C of 0.1 µF is recommended for most applications, leaving R to be selected by the
designer.
Figure 5 - Guard Time Adjustment
Table 1 - Functional Decode Table
L=LOGIC LOW, H=LOGIC HIGH, Z=HIGH IMPEDANCE
X = DON‘T CARE
Digit TOE INH ESt Q4 Q3 Q2 Q1
ANY L X H Z Z Z Z
1 H X H 0 0 0 1
2 H X H 0 0 1 0
3 H X H 0 0 1 1
4 H X H 0 1 0 0
5 H X H 0 1 0 1
6 H X H 0 1 1 0
7 H X H 0 1 1 1
8 H X H 1 0 0 0
9 H X H 1 0 0 1
0 H X H 1 0 1 0
* H X H 1 0 1 1
# H X H 1 1 0 0
A H L H 1 1 0 1
B H L H 1 1 1 0
C H L H 1 1 1 1
D H L H 0 0 0 0
A H H L
undetected, the output code
will remain the same as the
previous detected code
B H H L
C H H L
D H H L
V
DD
St/GT
ESt
C
1
R
1 R2
a) decreasing tGTP; (tGTPtGTA)
MT8870D/MT8870D-1 Data Sheet
6
Zarlink Semiconductor Inc.
Different steering arrangements may be used to select independently the guard times for tone present (tGTP) and
tone absent (tGTA). This may be necessary to meet system specifications which place both accept and reject limits
on both tone duration and int

Kết quả (Việt) 1:

1Zarlink Semiconductor Inc.Zarlink, ZL và biểu tượng của bán dẫn Zarlink là thương hiệu của Zarlink Semiconductor Inc.Bản quyền 1997-2006, Zarlink Semiconductor Inc. All Rights Reserved.Tính năng• Hoàn thành DTMF nhậnTiêu thụ điện năng thấp •• Nội bộ được thiết lập khuếch đại• Bảo vệ điều chỉnh thời gian• Chất lượng văn phòng Trung ương• Điện xuống chế độ• Ức chế chế độ• Tương thích với MT8870C/MT8870C-1Ứng dụng• Nhận hệ thống cho anh viễn thông (BT) hoặcCEPT Spec (MT8870D-1)Hệ thống phân trang •• Lặp lại hệ thống/điện thoại di động radio• Thẻ tín dụng hệ thống• Điều khiển từ xaMáy tính cá nhân •• Điện thoại máy trả lờiMô tảMT8870D/MT8870D-1 là một DTMF hoàn chỉnhnhận tích hợp bandsplit lọc và kỹ thuật sốbộ giải mã chức năng. Sử dụng phần lọc chuyểntụ điện kỹ thuật cho bộ lọc cao và thấp nhóm;Các bộ giải mã sử dụng kỹ thuật số đếm kỹ thuật để phát hiệnvà giải mã tất cả 16 DTMF giai điệu-cặp vào một mã số 4-bit.Tháng 10 năm 2006Thứ tự thông tinMT8870DE 18 Pin PDIP ốngMT8870DS 18 Pin SOIC ốngMT8870DN 20 Pin SSOP ốngMT8870DSR 18 Pin SOIC băng & ReelMT8870DNR 20 Pin SSOP băng & ReelMT8870DN1 20 Pin SSOP * ốngMT8870DE1 18 Pin PDIP * ốngMT8870DS1 18 Pin SOIC * ốngMT8870DNR1 20 Pin SSOP * băng & ReelMT8870DSR1 18 Pin SOIC * băng & ReelMT8870DE1-1 18 Pin PDIP * ốngMT8870DS1-1 18 Pin SOIC * ốngMT8870DSR1-1 18 Pin SOIC * băng & Reel* Pb miễn phí Matte Tin-40 ° C tới +85 ° CMT8870D/MT8870D-1 ISO2-CMOS tích hợp DTMF nhậnData SheetHình 1 - sơ đồ khối chức năngPWDNIN +Ở GSOSC1 OSC2 St/GT ESt STD TOEQ1Q2QUÝ 3Q4VDD VSS VRef INHThiên vịMạchQuay sốGiai điệuBộ lọcCao nhómBộ lọcThấp nhómBộ lọcKỹ thuật sốPhát hiệnThuật toánMãChuyển đổivà chốtStGTChỉ đạoLogicChipSức mạnhChipThiên vịVRefBộ đệmKhông quaThiết bị dòcho tất cảChipĐồng hồMT8870D/MT8870D-1 Data Sheet2Zarlink Semiconductor Inc.Thành phần bên ngoài tính được tối thiểu hoá bởi trên chip cung cấp một khuếch đại đầu vào vi phân, dao động đồng hồ vàgiao diện latched xe buýt ba-nhà nước.Hình 2 - Pin kết nốiMã PIN mô tảMã pin #Tên mô tả18 201 1 IN + phòng không đảo ngược Op-Amp (đầu vào).2 2 IN - đảo ngược Op-Amp (đầu vào).3 3 GS đạt được chọn. Cung cấp cho truy cập vào đầu ra của kết thúc trước vi sai khuếch đại cho các kết nối củađiện trở thông tin phản hồi.4 4 VREF tham chiếu điện áp (đầu ra). Trên danh nghĩa VDD/2 sử dụng để thiên vị đầu vào lúc giữa đường sắt (xem hình 6và hình 10).5 5 INH ức chế (đầu vào). Logic cao ức chế phát hiện âm đại diện cho nhân vật A, B, Cvà mất Nhập mã pin này nội bộ kéo xuống.6 6 PWDN điện xuống (đầu vào). Hoạt động cao. Quyền hạn xuống thiết bị và ức chế dao động. Điều nàypin đầu vào được bên trong kéo.7 8 OSC1 đồng hồ (đầu vào).8 9 đồng hồ OSC2 (đầu ra). Một tinh thể 3.579545 MHz kết nối giữa chân OSC1 và OSC2hoàn thành các mạch dao động nội bộ.9 10 VSS đất (đầu vào). 0 V điển hình.10 11 TOE ba bang đầu ra sử (đầu vào). Logic cao cho phép các kết quả đầu ra Q1-Q4. Pin này làkéo lên trong nội bộ.11-1412-15Dữ liệu ba trạng thái Q1-Q4 (đầu ra). Khi kích hoạt bởi ngón chân, cung cấp mã tương ứng với cáchợp lệ giai điệu-cặp cuối nhận được (xem bảng 1). Khi TOE là logic thấp, đầu ra dữ liệu là caotrở kháng.15 17 StD chậm trễ chỉ đạo (đầu ra). Trình bày một logic cao khi nhận được một giai điệu-cặp đãđăng ký và đầu ra chốt Cập Nhật; trở về logic thấp khi điện áp trên St/GT rơidưới đây VTSt.16 18 ESt đầu chỉ đạo (đầu ra). Trình bày một logic cao một khi các thuật toán kỹ thuật số đã phát hiện mộtgiai điệu hợp lệ cặp (tín hiệu điều kiện). Bất kỳ tổn thất tạm thời của tín hiệu điều kiện sẽ gây ra ESt đểQuay lại một logic thấp.123456789101817161514131211TẠI +INGSVRefINHPWDNOSC1OSC2VSSVDDSt/GTEDTStDQ4QUÝ 3Q2Q1NGÓN CHÂN18 PIN NHỰA NHÚNG/SOIC12345678910 11122019181716151413TẠI +INGSVRefINHPWDNNCOSC1OSC2VSS20 PIN SSOPVDDSt/GTEDTStDQ4QUÝ 3Q2Q1NGÓN CHÂNNCMT8870D/MT8870D-1 Data Sheet3Zarlink Semiconductor Inc.Mô tả chức năngMT8870D/MT8870D-1 khối DTMF nhận cung cấp kích thước nhỏ, tiêu thụ điện năng thấp và caohiệu suất. Kiến trúc của nó bao gồm một phần bandsplit lọc tách các tông cao và thấp nhóm,theo sau một phần đếm kỹ thuật số mà xác minh các tần số và thời gian của nhạc chuông nhận được trước khi đi quamã tương ứng để xe buýt đầu ra.Phần lọcLy thân của các tông cao và thấp-nhóm nhóm đạt được bằng cách áp dụng các tín hiệu DTMF đầu vào của haiThứ sáu-để chuyển bộ lọc bandpass tụ điện, băng thông trong đó tương ứng với đội thấp và caotần số. Phần bộ lọc cũng kết hợp bớt căng thẳng tại 350 và 440 Hz tín hiệu quay số xuất sắc từ chối (xemHình 3). Mỗi lọc ra được theo sau bởi một đơn đặt hàng chuyển tụ lọc phần mà smooths các tín hiệutrước khi hạn chế. Hạn chế được thực hiện bởi comparators cao đạt được cũng được cung cấp với hysteresis để ngăn chặnphát hiện tín hiệu cấp thấp không mong muốn. Kết quả đầu ra của các comparators cung cấp đầy đủ đường sắt logic thay đổi tính tại cáctần số của các tín hiệu đến DTMF.Hình 3 - lọc phản ứng17 19 St/GT chỉ đạo đầu vào/bảo vệ thời gian hai chiều (đầu ra). Một điện áp lớn hơn VTSt phát hiện tạiNguyên nhân của St, thiết bị, để đăng ký các cặp giai điệu phát hiện và Cập Nhật đầu ra chốt. Ađiện áp thấp hơn VTSt giải phóng thiết bị phải chấp nhận một cặp giai điệu mới. Đầu ra GT hoạt động đểĐặt lại bên ngoài chỉ đạo thời gian-liên tục; trạng thái của nó là một chức năng của ESt và điện áp trên St.18 20 VCung cấp năng lượng tích cực DD (đầu vào). + 5 V điển hình.7,16NC không có kết nối.Mã PIN mô tảMã pin #Tên mô tả18 2001020304050ATTENUATION(dB)X Y A B C D1kHzE F G HPRECISEDIAL TONESX=350 HzY=440 HzDTMF TONESA=697 HzB=770 HzC=852 HzD=941 HzE=1209 HzF=1336 HzG=1477 HzH=1633 HzFREQUENCY (Hz)MT8870D/MT8870D-1 Data Sheet4Zarlink Semiconductor Inc.Decoder SectionFollowing the filter section is a decoder employing digital counting techniques to determine the frequencies of theincoming tones and to verify that they correspond to standard DTMF frequencies. A complex averaging algorithmprotects against tone simulation by extraneous signals such as voice while providing tolerance to small frequencydeviations and variations. This averaging algorithm has been developed to ensure an optimum combination ofimmunity to talk-off and tolerance to the presence of interfering frequencies (third tones) and noise. When thedetector recognizes the presence of two valid tones (this is referred to as the “signal condition” in some industryspecifications) the “Early Steering” (ESt) output will go to an active state. Any subsequent loss of signal conditionwill cause ESt to assume an inactive state (see “Steering Circuit”).Figure 4 - Basic Steering CircuitSteering CircuitBefore registration of a decoded tone pair, the receiver checks for a valid signal duration (referred to as characterrecognition condition). This check is performed by an external RC time constant driven by ESt. A logic high on EStcauses vc (see Figure 4) to rise as the capacitor discharges. Provided signal condition is maintained (ESt remainshigh) for the validation period (tGTP), vc reaches the threshold (VTSt) of the steering logic to register the tone pair,latching its corresponding 4-bit code (see Table 1) into the output latch. At this point the GT output is activated anddrives vc to VDD. GT continues to drive high as long as ESt remains high. Finally, after a short delay to allow theoutput latch to settle, the delayed steering output flag (StD) goes high, signalling that a received tone pair has beenregistered. The contents of the output latch are made available on the 4-bit output bus by raising the three statecontrol input (TOE) to a logic high. The steering circuit works in reverse to validate the interdigit pause betweensignals. Thus, as well as rejecting signals too short to be considered valid, the receiver will tolerate signalinterruptions (dropout) too short to be considered a valid pause. This facility, together with the capability of selectingthe steering time constants externally, allows the designer to tailor performance to meet a wide variety of systemrequirements.Guard Time AdjustmentIn many situations not requiring selection of tone duration and interdigital pause, the simple steering circuit shownin Figure 4 is applicable. Component values are chosen according to the formula:tR E C=tDP+tGTPtID=tDA+tGTAVDDCvcVDDSt/GTEStStDMT8870D/MT8870D-1RtGTA=(RC)In(VDD/VTSt)tGTP=(RC)In[VDD/(VDD-VTSt)]MT8870D/MT8870D-1 Data Sheet5Zarlink Semiconductor Inc.The value of tDP is a device parameter (see Figure 11) and tREC is the minimum signal duration to be recognized bythe receiver. A value for C of 0.1 µF is recommended for most applications, leaving R to be selected by thedesigner.Figure 5 - Guard Time AdjustmentTable 1 - Functional Decode TableL=LOGIC LOW, H=LOGIC HIGH, Z=HIGH IMPEDANCEX = DON‘T CAREDigit TOE INH ESt Q4 Q3 Q2 Q1ANY L X H Z Z Z Z1 H X H 0 0 0 12 H X H 0 0 1 03 H X H 0 0 1 14 H X H 0 1 0 05 H X H 0 1 0 16 H X H 0 1 1 07 H X H 0 1 1 18 H X H 1 0 0 09 H X H 1 0 0 10 H X H 1 0 1 0* H X H 1 0 1 1# H X H 1 1 0 0A H L H 1 1 0 1B H L H 1 1 1 0C H L H 1 1 1 1D H L H 0 0 0 0A H H Lundetected, the output codewill remain the same as theprevious detected codeB H H LC H H LD H H LVDDSt/GTEStC1R1 R2a) decreasing tGTP; (tGTPtG TP=(RPC1)In[VDD/(VDD-VTSt)]tGTA=(R1C1)In(VDD/VTSt)RP=(R1R2)/(R1+R2)VDDSt/GTEStC1R1R2tGTP=(R1C1)In[VDD/(VDD-VTSt)]tGTA=(RPC1)In(VDD/VTSt)RP=(R1R2)/(R1+R2)b) decreasing tGTA; (tGTP>tGTA)MT8870D/MT8870D-1 Data Sheet6Zarlink Semiconductor Inc.Different steering arrangements may be used to select independently the guard times for tone present (tGTP) andtone absent (tGTA). This may be necessary to meet system specifications which place both accept and reject limitson both tone duration and int

Kết quả (Việt) 2:

1
Zarlink Semiconductor Inc.
Zarlink, ZL và logo Zarlink Semiconductor là thương hiệu của Zarlink Semiconductor Inc.
Copyright 1997-2006, Zarlink Semiconductor Inc Tất cả các quyền.
Tính năng
• DTMF Receiver Complete
• Tiêu thụ điện năng thấp
• tăng Internal đặt khuếch đại
• bảo vệ điều chỉnh thời gian
• Chất lượng Văn phòng Trung ương
• Chế độ Power-down
mode • ức chế
• Backward tương thích với MT8870C / MT8870C-1
Ứng dụng
• Hệ thống nhận cho British Telecom (BT) hoặc
CEPT Spec (MT8870D-1)
• Hệ thống Paging
• Hệ thống Repeater / radio di động
• hệ thống thẻ tín dụng
• Điều khiển từ xa
• Máy tính cá nhân
• trả lời điện thoại máy
Mô tả
Các MT8870D / MT8870D-1 là một DTMF hoàn
thu tích hợp cả bộ lọc bandsplit và kỹ thuật số
chức năng giải mã. Phần bộ lọc sử dụng được chuyển sang
kỹ thuật tụ điện cho nhóm các bộ lọc cao và thấp;
các bộ giải mã sử dụng kỹ thuật đếm số để phát hiện
và giải mã tất cả 16 DTMF tone-cặp vào một mã số 4-bit.
Tháng 10 năm 2006
Thông tin đặt hàng
MT8870DE 18 Pin PDIP ống
MT8870DS 18 Pin SOIC ống
MT8870DN 20 Pin SSOP ống
MT8870DSR 18 Pin SOIC Tape & Reel
MT8870DNR 20 Pin SSOP Tape & Reel
MT8870DN1 20 Pin SSOP * ống
MT8870DE1 18 Pin PDIP * ống
MT8870DS1 18 Pin SOIC * ống
MT8870DNR1 20 Pin SSOP * Tape & Reel
MT8870DSR1 18 Pin SOIC * Tape & Reel
MT8870DE1-1 18 Pin PDIP * ống
MT8870DS1-1 18 Pin SOIC * ống
MT8870DSR1-1 18 Pin SOIC * Tape & Reel
* Pb Free Matte Tin
-40 ° C đến + 85 ° C
MT8870D / MT8870D-1
ISO2 -CMOS Integrated DTMF Receiver
Bảng Dữ liệu
Hình 1 - Sơ đồ khối chức năng
PWDN
IN +
IN GS
OSC1 osc2 St / GT EST STD TOE
Q1
Q2
Q3
Q4
VDD VSS Vref INH
Bias
mạch
quay số
Tone
Lọc
cao Nhóm
Lọc
Low Nhóm
Lọc
Digital
Detection
Algorithm
Mã
Chuyển đổi
và Latch
St
GT
chỉ đạo
logic
Chip
điện
Chip
Bias
Vref
Buffer
của Zero Crossing
Detectors
cho tất cả
Chip
Đồng hồ
/ MT8870D-1 Data Sheet MT8870D
2
Zarlink Semiconductor Inc.
số thành phần bên ngoài được giảm thiểu bằng cách cung chip của một bộ khuếch đại đầu vào khác biệt, dao động đồng hồ và
bám ba trạng thái bus.
Hình 2 - Pin Connections
Pin Mô tả
Pin #
Tên Mô tả
18 20
1 1 IN + Non-inverting Op-Amp (Input).
2 2 In- inverting Op-Amp (Input).
3 3 GS Gain Select. Cho phép truy cập đến đầu ra của bộ khuếch đại phía trước kết thúc khác biệt cho kết nối của
điện trở phản hồi.
4 4 V
Ref Reference Voltage (Output). Trên danh nghĩa VDD / 2 được sử dụng để đầu vào thiên vị ở giữa đường sắt (xem hình. 6
và Fig. 10).
5 5 INH ức chế (Input). Logic cao ức chế sự phát hiện của nhạc đại diện cho các ký tự A, B, C
và D. đầu vào pin này là nội bộ kéo xuống.
6 6 PWDN Power Down (Input). Hoạt động cao. Quyền hạn xuống các thiết bị và ức chế sự dao động. Điều này
đầu vào pin là nội bộ kéo xuống.
7 8 OSC1 Clock (Input).
8 9 osc2 Clock (Output). Một tinh thể 3.579545 MHz kết nối giữa các chân OSC1 và osc2
hoàn thành mạch dao động nội.
9 10 V
SS Ground (Input). 0 V điển hình.
10 11 TOE Output Ba Nhà nước Enable (Input). Logic cao cho phép các kết quả đầu ra Q1-Q4. Pin này được
kéo lên trong nội bộ.
11-
14
12-
15
Q1-Q4 dữ liệu nhà nước Ba (Output). Khi được kích hoạt bởi TOE, cung cấp mã tương ứng với
giá trị tone-cặp cuối cùng nhận được (xem Bảng 1). Khi TOE là logic thấp, các kết quả đầu ra dữ liệu là cao
trở kháng.
15 17 STD chỉ đạo hoãn (Output) .Presents cao logic khi một nhận giai điệu đôi đã được
đăng ký và sản lượng chốt được cập nhật; trở về logic thấp khi điện áp trên St / GT rơi
dưới V
TST.
16 18 EST Chỉ đạo sớm (đầu ra). Trình bày một logic cao khi các thuật toán kỹ thuật số đã phát hiện một
cặp tone hợp lệ (điều kiện tín hiệu). Bất kỳ sự mất mát tạm thời của tình trạng tín hiệu sẽ gây EST để
trở về mức thấp logic.
123456789
10
18
17
16
15
14
13
12
11
IN +
Hollands
Vref
INH
PWDN
OSC1
osc2
VSS
VDD
St / GT
EST
STD
Q4
Q3
Q2
Q1
TOE
18 PIN NHỰA DIP / SOIC
123456789
10 11
12
20
19
18
17
16
15
14
13
IN +
Hollands
Vref
INH
PWDN
NC
OSC1
osc2
VSS
20 PIN SSOP
VDD
St / GT
EST
STD
Q4
Q3
Q2
Q1
TOE
NC
MT8870D / MT8870D-1 Data Sheet
3
Zarlink Semiconductor Inc.
chức năng Mô tả
Các MT8870D / MT8870D-1 khối thu DTMF có kích thước nhỏ, tiêu thụ điện năng thấp và cao
hiệu suất. Cấu trúc của nó bao gồm một phần bộ lọc bandsplit, ngăn cách âm nhóm cao và thấp,
theo sau là một phần đếm số mà xác minh các tần số và thời gian của các tông nhận được trước khi đi qua
các mã tương ứng với xe buýt đầu ra.
Lọc Phần
Tách thấp -group và nhạc nhóm cao có thể đạt được bằng cách áp dụng các tín hiệu DTMF cho các đầu vào của hai
thứ sáu để chuyển bộ lọc bandpass tụ, độ rộng băng tần này tương ứng với các nhóm thấp và cao
tần. Phần bộ lọc cũng kết hợp bậc ở 350 và 440 Hz để loại bỏ âm quay số đặc biệt (xem
hình 3). Mỗi đầu ra bộ lọc được theo sau bởi một lệnh duy nhất chuyển sang phần tụ lọc mà làm mượt các tín hiệu
trước khi hạn chế. Hạn chế được thực hiện bởi bộ so sánh độ lợi cao được cung cấp với trễ để ngăn chặn
phát hiện tín hiệu cấp thấp không mong muốn. Các đầu ra của bộ so sánh cung cấp đầy đủ đu lý đường sắt tại các
tần số của các tín hiệu DTMF đến.
Hình 3 - Bộ lọc Response
17 19 St / GT chỉ đạo Input / lần Guard (Output) hai chiều. Một điện áp lớn hơn VTSt phát hiện ở
St gây ra các thiết bị để đăng ký các cặp tone phát hiện và cập nhật các chốt đầu ra. Một
điện áp dưới VTSt giải phóng các thiết bị để chấp nhận một cặp tone mới. Sản lượng GT hành động để
thiết lập lại các tay lái bên ngoài thời gian liên tục; trạng thái của nó là một chức năng của EST và điện áp trên St.
18 20 V
DD cung cấp điện dương (đầu vào). 5 V điển hình.
7,
16
NC Không có kết nối.
Pin Mô tả
Pin #
Tên Mô tả
18 20
0
10
20
30
40
50
suy hao
(dB)
XYABCD
1kHz
E FGH
CHÍNH XÁC
tông DIAL
X = 350 Hz
Y = 440 Hz
tone DTMF
A = 697 Hz
B = 770 Hz
C = 852 Hz
D = 941 Hz
E = 1209 Hz
F = 1336 Hz
G = 1477 Hz
H = 1633 Hz
Tần số (Hz)
MT8870D / MT8870D-1 Data Sheet
4
Zarlink Semiconductor Inc.
Decoder Mục
Sau bộ lọc phần là một bộ giải mã kỹ thuật số sử dụng kỹ thuật đếm để xác định tần số của
âm đến và để xác minh rằng chúng tương ứng với các tần số DTMF chuẩn. Một thuật toán phức tạp trung bình
bảo vệ chống lại mô phỏng giai điệu của các tín hiệu không liên quan như giọng nói trong khi cung cấp khả năng chịu tần số nhỏ
những lệch lạc, biến thể. Thuật toán trung bình này đã được phát triển để đảm bảo một sự kết hợp tối ưu của
hệ miễn dịch để nói chuyện-off và khoan dung với sự hiện diện của nhiễu tần số (nhạc thứ ba) và tiếng ồn. Khi
phát hiện công nhận sự hiện diện của hai tông màu hợp lệ (điều này được gọi là "điều kiện tín hiệu" trong một số ngành công nghiệp
kỹ thuật) sự "chỉ đạo sớm" (EST) đầu ra sẽ đi đến trạng thái hoạt động. Bất kỳ tổn thất tiếp theo của tình trạng tín hiệu
sẽ gây EST để giả định một trạng thái không hoạt động (xem "Chỉ đạo mạch").
Hình 4 - cơ bản chỉ đạo Circuit
Circuit Chỉ đạo
Trước khi đăng ký một cặp tone giải mã, người nhận kiểm tra trong một thời gian hợp lệ tín hiệu (gọi tắt là nhân vật
điều kiện công nhận). Việc kiểm tra này được thực hiện bởi một hằng số thời gian RC bên ngoài do EST. Một cao logic trên EST
gây v
c (xem hình 4) sẽ tăng lên khi phóng điện tụ điện. Điều kiện tín hiệu cung cấp được duy trì (Est vẫn còn
cao) trong giai đoạn xác nhận (tGTP), vc đạt đến ngưỡng (VTSt) của logic lái để đăng ký các cặp tone,
chốt mã 4-bit tương ứng của nó (xem Bảng 1) vào đầu ra chốt. Tại thời điểm này sản lượng GT được kích hoạt và
thúc đẩy vc đến VDD. GT tiếp tục lái xe cao miễn là Est vẫn còn cao. Cuối cùng, sau một thời gian ngắn để cho phép các
chốt đầu ra để giải quyết, các đầu ra chậm chỉ đạo cờ (STD) đi cao, báo hiệu một cặp tone nhận được đã được
đăng ký. Nội dung của các chốt đầu ra được làm sẵn có trên xe buýt đầu ra 4-bit bằng cách tăng ba tiểu bang
kiểm soát đầu vào (TOE) đến mức cao logic. Các mạch lái tác dụng ngược lại để xác nhận tạm dừng interdigit giữa
tín hiệu. Như vậy, cũng như từ chối tín hiệu quá ngắn để được coi là hợp lệ, người nhận sẽ chịu đựng được tín hiệu
gián đoạn (bỏ học) quá ngắn để được xem xét tạm dừng hợp lệ. Cơ sở này, cùng với khả năng lựa chọn
các hằng số thời gian chỉ đạo bên ngoài, cho phép các nhà thiết kế để chỉnh hiệu suất để đáp ứng một loạt các hệ thống
yêu cầu.
Guard Thời gian Điều chỉnh
Trong nhiều tình huống không đòi hỏi phải lựa chọn thời gian giai điệu và tạm dừng interdigital, mạch lái đơn giản thể hiện
trong hình 4 là áp dụng. Giá trị thành phần được lựa chọn theo công thức:
t
R Data Sheet 5 Zarlink Semiconductor Inc. Giá trị của t DP là một tham số thiết bị (xem hình 11) và TREC là thời gian tín hiệu tối thiểu để được công nhận bởi người nhận. Một giá trị cho C 0,1 μF được khuyến khích cho hầu hết các ứng dụng, để lại R được lựa chọn bởi các nhà thiết kế. Hình 5 - Guard Thời gian Điều chỉnh Bảng 1 - Functional Decode Bảng L = LOGIC LOW, H = LOGIC CAO, Z = HIGH Trở kháng X = KHÔNG QUAN TÂM TOE Digit INH EST Q4 Q3 Q2 Q1 BẤT CỨ LXHZZZZ 1 HXH 0 0 0 1 2 HXH 0 0 1 0 3 HXH 0 0 1 1 4 HXH 0 1 0 0 5 HXH 0 1 0 1 6 HXH 0 1 1 0 7 HXH 0 1 1 1 8 HXH 1 0 0 0 9 HXH 1 0 0 1 0 HXH 1 0 1 0 * HXH 1 0 1 1 # HXH 1 1 0 0 A HLH 1 1 0 1 B HLH 1 1 1 0 C HLH 1 1 1 1 D HLH 0 0 0 0 A HHL không bị phát hiện, các mã đầu ra sẽ vẫn giống như trước đây phát hiện mã B HHL CHHL DHHL V DD St / GT EST C 1 R 1 R2 a) giảm tGTP; (tGTP































































t
G giảm tGTA; (tGTP> tGTA) MT8870D / MT8870D-1 Data Sheet 6 Zarlink Semiconductor Inc. sắp xếp lái khác nhau có thể được sử dụng để chọn một cách độc lập các lần bảo vệ cho giai điệu hiện nay (tGTP) và vắng mặt giai điệu (tGTA). Đây có thể là cần thiết để đáp ứng thông số kỹ thuật hệ thống mà ra cả hai chấp nhận và từ chối giới hạn về cả thời gian và giai điệu int