T0+3 months: WP1 “Analyze the techn

T0+3 months: WP1 “Analyze the technologies and specification of the IoT transmitter” will analyze the technologies and topologies which can be used to design the proposed transmitter. Besides, their applications will be studied carefully to estimate the specifications required for each IP in the transmitter. These specifications will be compared with those circuits have been published to identify the "State-of-the-art" specifications for the proposed circuits.

T0+12 months: WP2 “Circuits design” will be the time for designing the proposed transmitter. The circuit topologies will be analyzed and simulated using CAD tools such as Cadence Virtuoso, ADS and/or AWR. The parasitic of the circuits and the layouts will be inspected carefully by running Electromagnetic (EM) analysis with Momentum of ADS or AXIEM of AWR. The layout tool of Cadence virtuoso will help to realize the chips' layout. In order to be able to apply on PCB board, versions for QFN packaging are also designed. The accurate model of QFN package will be created by a full 3D EM simulation tool like HFSS...

T0+18 months: WP3 “Taping-out the chips” will send the designed layouts to a foundry for tape-out. The chip layouts will be finished completely. Those layouts has to be cleared DRC rules, well arranged and matched with the circuits' topologies. During the waiting time for the taping-out, PCB boards will be designed to evaluate the chips. Test plans will also be drafted to prepare of testing the chips.
T0+24 months: WP4 “Testing the chips” will test the performance of the designed chips. The "DIE" versions will be measured on-wafer. The "QFN-Package" versions will continue to be sent out for packaging and then, they will be assembled on PCB boards for measurement. All measurement results will be analyzed and documented neatly. The future works to extend the projects will also be proposed.

Kết quả (Việt) 1:

T0 + 3 tháng: WP1 "phân tích các công nghệ và đặc điểm kỹ thuật của máy thu phát IoT" sẽ phân tích các công nghệ và topo có thể được sử dụng để thiết kế các truyãön được đề xuất. Bên cạnh đó, ứng dụng của họ sẽ được nghiên cứu một cách cẩn thận để ước tính các chi tiết kỹ thuật cần thiết cho mỗi IP trong bộ phát. Các thông số kỹ thuật sẽ được so sánh với những mạch đã được xuất bản để xác định các thông số kỹ thuật "State-of-the-art" cho các mạch được đề xuất.T0 + 12 tháng: WP2 "Mạch thiết kế" sẽ là thời gian cho việc thiết kế các truyãön được đề xuất. Topo mạch sẽ được phân tích và mô phỏng bằng cách sử dụng công cụ CAD như Cadence Virtuoso, quảng cáo và/hoặc AWR. Ký sinh trùng của các mạch và bố trí sẽ được kiểm tra cẩn thận bằng cách chạy phân tích điện từ (EM) với đà quảng cáo hoặc AXIEM AWR. Công cụ giao diện của Cadence virtuoso sẽ giúp đỡ để nhận ra bố trí các con chip. Để có thể áp dụng trên PCB board, QFN bao bì các phiên bản cũng được thiết kế. Các mô hình chính xác của QFN gói sẽ được tạo ra bởi một công cụ mô phỏng EM 3D đầy đủ như HFSS... T0 + 18 tháng: WP3 "Taping ra các chip" sẽ gửi bố trí được thiết kế để đúc cho băng-out. Bố trí chip sẽ được hoàn thành hoàn toàn. Bố trí những người đã là xóa quy tắc DRC cũng sắp xếp và kết hợp với các mạch topo. Trong thời gian chờ đợi các taping ra, Bo mạch PCB sẽ được thiết kế để đánh giá các chip. Kế hoạch kiểm tra cũng sẽ được soạn thảo để chuẩn bị thử nghiệm các chip. T0 + 24 tháng: WP4 "Thử nghiệm các chip" sẽ kiểm tra hiệu suất của các chip được thiết kế. Các phiên bản "Chết" sẽ được đo trên wafer. Các phiên bản "Gói QFN" sẽ tiếp tục được gửi cho bao bì và sau đó, họ sẽ được lắp ráp trên PCB ban đo. Kết quả đo lường tất cả sẽ được phân tích và tài liệu gọn gàng. Các tác phẩm trong tương lai để mở rộng các dự án cũng sẽ được đề xuất.

Kết quả (Việt) 2:

T0 + 3 tháng: WP1 "Phân tích các công nghệ và đặc điểm kỹ thuật của máy phát IOT" sẽ phân tích công nghệ và cấu trúc liên kết có thể được sử dụng để thiết kế các máy phát được đề xuất. Bên cạnh đó, các ứng dụng của họ sẽ được nghiên cứu kỹ để ước tính các thông số kỹ thuật cần thiết cho mỗi IP trong máy phát. Những đặc điểm này sẽ được so sánh với những mạch đã được công bố để xác định "nhà nước-of-the-nghệ thuật" thông số kỹ thuật cho các mạch đề xuất.

T0 + 12 tháng: WP2 "Mạch thiết kế" sẽ là thời gian để thiết kế máy phát được đề xuất. Các topo mạch sẽ được phân tích và mô phỏng sử dụng các công cụ CAD như Cadence Virtuoso, ADS và / hoặc AWR. Các ký sinh của các mạch và các bố trí sẽ được kiểm tra một cách cẩn thận bằng cách chạy điện từ (EM) phân tích với Momentum của ADS hoặc AXIEM của AWR. Các công cụ bố trí của Cadence bậc thầy sẽ giúp nhận ra bố cục của chip. Để có thể áp dụng trên bảng PCB, các phiên bản để đóng gói QFN cũng được thiết kế. Các mô hình chính xác của gói QFN sẽ được tạo ra bởi một công cụ mô phỏng 3D EM đầy đủ như HFSS ...

T0 + 18 tháng: WP3 "Taping ra các chip" sẽ gửi các bố trí thiết kế để một xưởng đúc cho băng ra. Sơ đồ bố trí chip này sẽ được hoàn thành hoàn toàn. Những bố trí đã được xóa quy tắc DRC, cũng sắp xếp và phù hợp với cấu trúc liên kết của các mạch. Trong thời gian chờ đợi cho buổi ghi hình-ra, bảng PCB sẽ được thiết kế để đánh giá các chip. Kế hoạch kiểm tra cũng sẽ được soạn thảo để chuẩn bị thử nghiệm các chip.
T0 + 24 tháng: WP4 "Thử nghiệm chip" sẽ kiểm tra hiệu năng của chip được thiết kế. Các "DIE" phiên bản sẽ được đo trên wafer. Các "QFN-Package" phiên bản sẽ tiếp tục được gửi ra cho bao bì và sau đó, họ sẽ được lắp ráp trên bảng PCB để đo lường. Tất cả các kết quả đo sẽ được phân tích và ghi lại gọn gàng. Tương lai làm việc để mở rộng dự án cũng sẽ được đề xuất.