The PowerPC architecture defines th

The PowerPC architecture defines the following features:
• Separate 32-entry register files for integer and floating-point instructions. The
general-purpose registers (GPRs) hold source data for integer arithmetic
instructions, and the floating-point registers (FPRs) hold source and target data for
floating-point arithmetic instructions.
• Instructions for loading and storing data between the memory system and either the
FPRs or GPRs.
• Uniform-length instructions to allow simplified instruction pipelining and parallel
processing instruction dispatch mechanisms.
• Nondestructive use of registers for arithmetic instructions in which the second, third,
and sometimes the fourth operand, typically specify source registers for calculations
whose results are typically stored in the target register specified by the first operand.
• A precise exception model (with the option of treating floating-point exceptions
imprecisely).
• Floating-point support that includes IEEE-754 floating-point operations.
• A flexible architecture definition that allows certain features to be performed in
either hardware or with assistance from implementation-specific software
depending on the needs of the processor design.
• The ability to perform both single- and double-precision floating-point operations.
• User-level instructions for explicitly storing, flushing, and invalidating data in the
on-chip caches. The architecture also defines special instructions (cache block touch
instructions) for speculatively loading data before it is needed, reducing the effect of
memory latency.
• Definition of a memory model that allows weakly-ordered memory accesses. This
allows bus operations to be reordered dynamically, which improves overall
performance and in particular reduces the effect of memory latency on instruction
throughput.
• Support for separate instruction and data caches (Harvard architecture) and for
unified caches.
• Support for both big- and little-endian addressing modes.
• The architecture supports both 32-bit or 64-bit implementations. This document
typically describes the architecture in terms of the 32-bit implementations.

Kết quả (Việt) 2:

Các kiến trúc PowerPC định nghĩa các tính năng sau:
• 32-entry riêng các tập tin đăng ký cho số nguyên và hướng dẫn floating-point. Các
thanh ghi mục đích chung (GPRS) chứa dữ liệu nguồn cho số nguyên số học
hướng dẫn, và ghi dấu phảy (FPRs) giữ nguồn và đích dữ liệu cho
điểm nổi hướng dẫn số học.
• Hướng dẫn tải và lưu trữ dữ liệu giữa các hệ thống bộ nhớ và một trong hai các
FPRs hoặc GPRS.
• Hướng dẫn Uniform dài để cho phép đơn giản hóa pipelining hướng dẫn và song song
cơ chế hướng dẫn xử lý công văn.
• Sử dụng không phá hủy các đăng ký để được hướng dẫn số học, trong đó lần thứ hai, thứ ba,
và đôi khi các toán hạng thứ tư, thường chỉ định ghi nguồn cho các tính toán
mà kết quả thường được lưu trữ trong các mục tiêu đăng ký theo quy định của toán hạng đầu tiên.
• Một mô hình ngoại lệ chính xác (với các tùy chọn điều trị ngoại lệ nổi điểm
không chính xác).
• Hỗ trợ Floating-point trong đó bao gồm các hoạt động IEEE-754-điểm.
• Một linh hoạt định nghĩa kiến trúc cho phép các tính năng nhất định để được thực hiện trong
phần cứng hoặc với sự hỗ trợ từ phần mềm thực hiện cụ thể
tùy thuộc vào nhu cầu của thiết kế bộ vi xử lý.
• Khả năng thực hiện cả hai đơn và kép chính xác các hoạt động nổi-điểm.
• User cấp hướng dẫn để lưu trữ một cách rõ ràng, đỏ bừng mặt, và làm vô hiệu các dữ liệu trong
bộ nhớ cache trên chip. Các kiến trúc cũng xác định chỉ dẫn đặc biệt (cache khối cảm ứng
hướng dẫn) cho suy đoán tải dữ liệu trước khi nó là cần thiết, làm giảm hiệu lực của
trễ của bộ nhớ.
• Xác định một mô hình bộ nhớ, cho phép một cách yếu ớt, ra lệnh truy cập bộ nhớ. Điều này
cho phép các hoạt động xe buýt để được sắp xếp lại năng động, cải thiện tổng thể
hiệu suất và đặc biệt làm giảm ảnh hưởng của độ trễ bộ nhớ trên hướng dẫn
thông qua.
• Hỗ trợ để được hướng dẫn và dữ liệu lưu trữ riêng biệt (kiến trúc Harvard) và cho
lưu trữ thống nhất.
• Hỗ trợ cho cả hai và big- little-endian giải quyết chế độ.
• Các kiến trúc hỗ trợ cả 32-bit hoặc 64-bit hiện thực. Tài liệu này
thường mô tả kiến trúc về việc triển khai 32-bit.