instruction 3 is in the execute sta

instruction 3 is in the execute stage and executes a bnmch to instruction 15. Al this point, instructions 14 through 17 arc flushed from ihc pipeline, so lhat at lime 8, only two instructions arc in the pipeline, 13 and 115.

From the preceding discussion, il might appear that the greater the number of stages in the pipeline, ihc faster the execution rate. Some of Ihc IBM S/360 designers pointed ui two factors that frustrate this seemingly simple pattern for high-performance design [ANDK67a], and they remain elements that designer must still consider:

1. Al each stage of Ihc pipeline, there is some overhead involved in moving data from buffer lo buffer and in performing various preparation and delivery lrunotions. This overhead can appreciably lengthen the total execution time of a single instruction. This is significant when sequential instructions arc logically dependent, either through heavy use of branching or through memory access dependencies.

2. The amount of control logic required to handle memory and register dependencies and to optimize the use of the pipeline increases enormously with the number of stages. This can lead lo ¡ situation where ihc logic controlling the gating between stages is more complex than the stages being controlled.

Instruction pipelining is a powerful technique for enhancing performance but requires careful design to achieve optimum results with reasonable complexity.

Pipeline Performance

In this subsection, we develop some simple measures of pipeline performance and relative speedup (based on

Kết quả (Việt) 1:

hướng dẫn 3 trong giai đoạn thực hiện và thực hiện một bnmch hướng dẫn 15. Al thời điểm này, hướng dẫn 14 vòng cung thông qua 17 đỏ ửng từ ihc đường ống, rất gna tại vôi 8, hướng dẫn chỉ có hai hồ quang trong các đường ống, 13 và 115.Từ các cuộc thảo luận trước, il có thể xuất hiện rằng lớn hơn số lượng các giai đoạn trong các đường ống, ihc nhanh hơn tốc độ thực hiện. Một số nhà thiết kế công ty Ihc IBM S/360 chỉ <> giao diện người dùng hai yếu tố frustrate mô hình này dường như đơn giản cho hiệu suất cao thiết kế [ANDK67a], và họ vẫn là yếu tố thiết kế vẫn còn phải xem xét:1. Al từng giai đoạn của Ihc đường ống, có là một số chi phí tham gia trong việc di chuyển dữ liệu từ bộ đệm lo bộ đệm và thực hiện các chuẩn bị và phân phối lrunotions. Chi phí này appreciably có thể kéo dài thời gian thực hiện tất cả của một chỉ dẫn duy nhất. Điều này là đáng kể khi tuần tự hướng dẫn arc phụ thuộc một cách hợp lý, hoặc thông qua sử dụng của phân nhánh hoặc thông qua bộ nhớ truy cập phụ thuộc.2. số lượng điều khiển logic yêu cầu để xử lý bộ nhớ và đăng ký phụ thuộc và để tối ưu hóa việc sử dụng của các đường ống dẫn tăng lên rất nhiều với số giai đoạn. Điều này có thể dẫn lo ¡ tình huống mà công ty ihc logic kiểm soát gating giữa giai đoạn là phức tạp hơn so với các giai đoạn được kiểm soát.Hướng dẫn pipelining là một kỹ thuật mạnh mẽ để nâng cao hiệu suất, nhưng cần thiết kế cẩn thận để đạt được kết quả tối ưu với hợp lý phức tạp.Đường ống dẫn hiệu suấtTrong tiểu mục này, chúng tôi phát triển một số biện pháp đơn giản của đường ống hiệu suất và tương đối speedup (dựa trên 7 = tối [rj + d — 7.,, •» d 1 < / < A'nơit", = tối đa giai đoạn trì hoãn (chậm trễ thông qua giai đoạn kinh nghiệm sự chậm trễ lớn nhất) k = số lượng các giai đoạn trong (ông hướng dẫn đường ống < (— vôi sự chậm trễ của một chốt, cần thiết để tạm ứng tín hiệu và dữ liệu Irom một giai đoạn kế tiếpnói chung, (nằm vôi chậm trễ d là tương đương với một đồng hồ xung và t, tôi» mất tháng mười một / giả sử rằng hồ quang n hướng dẫn xử lý, với các chi nhánh không có. Vôi tất cả yêu cầu Ti để thực hiện tất cả n là

Kết quả (Việt) 2:

hướng dẫn 3 đang trong giai đoạn thực hiện và thực hiện một bnmch để hướng dẫn 15. Al điểm này, hướng dẫn 14 thông qua 17 vòng cung đỏ mặt từ đường ống IHC, vì vậy lhat tại vôi 8, chỉ có hai hướng dẫn hồ quang trong các đường ống, 13 và 115. Từ trước thảo luận, il có thể xuất hiện mà lớn hơn số lượng của các giai đoạn trong các đường ống, IHC nhanh hơn tỷ lệ thực hiện. Một số IHC IBM S / 360 nhà thiết kế chỉ <> ui hai yếu tố đó làm thất bại mô hình đơn giản này cho thiết kế hiệu suất cao [ANDK67a], và họ vẫn còn yếu tố mà nhà thiết kế vẫn còn phải xem xét: 1. Al từng giai đoạn của IHC đường ống, có một số chi phí liên quan đến việc di chuyển dữ liệu từ lo đệm đệm và thực hiện chuẩn bị và giao hàng khác nhau lrunotions. Trên không này có thể kéo dài đáng kể tổng thời gian thực hiện một lệnh duy nhất. Điều này rất có ý nghĩa khi hướng dẫn tuần tự arc logic phụ thuộc, hoặc là thông qua việc sử dụng nặng của phân nhánh hoặc thông qua phụ thuộc bộ nhớ truy cập. 2. Lượng điều khiển logic cần thiết để xử lý bộ nhớ và đăng ký phụ thuộc và để tối ưu hóa việc sử dụng của tăng đường ống dẫn vô cùng với số giai đoạn. Điều này có thể dẫn lo ¡ tình huống mà IHC lý kiểm soát gating giữa các công đoạn phức tạp hơn nhiều so với các giai đoạn được kiểm soát. Instruction pipelining là một kỹ thuật mạnh mẽ để nâng cao hiệu suất, nhưng đòi hỏi thiết kế cẩn thận để đạt được kết quả tối ưu với độ phức tạp hợp lý. Hiệu suất Pipeline Trong tiểu mục này , chúng tôi phát triển một số biện pháp đơn giản về hiệu suất đường ống và tăng tốc tương đối (dựa trên 7 = max [rj + d -. 7 ,, • »d 1 </ <A 'nơi t", = chậm trễ giai đoạn tối đa (chậm trễ thông qua giai đoạn mà kinh nghiệm sự chậm trễ lớn nhất) k = số công đoạn trong (ông đường ống dẫn <(- chậm trễ vôi của một chốt, cần thiết để thúc đẩy tín hiệu và dữ liệu Irom một giai đoạn kế tiếp nói chung, (nói dối chậm trễ vôi d là tương đương với một xung đồng hồ và t,; i d »Tháng Mười Một / giả sử rằng n hướng dẫn xử lý hồ quang, không có chi nhánh Tổng vôi cần thiết Ti thực hiện tất cả các hướng dẫn n là..