4.4 List the following values:a. Fo

4.4 List the following values:
a. For the direct cache example of Figure 4.10: address length, number of address-
able units, block size, number of blocks in main memory, number of lines in cache,
size of tag
b. For the associative cache example of Figure 4.12: address length, number of ad-
dressable units, block size, number of blocks in main memory, number of lines in
cache, size of tag
c. For the two-way set-associative cache example of Figure 4.15: address
length, number of addressable units, block size, number of blocks in main memory, number of lines in set, number of sets, number of lines in cache, size of tag
4.5 Consider a 32-bit microprocessor that has an on-chip 16-KByte four-way set-associa- tive cache. Assume that the cache has a line size of four 32-bit words. Draw a block di- agram of this cache showing its organization and how the different address fields are used to determine a cache hit/miss. Where in the cache is the word from memory lo- cation ABCDE8F8 mapped?
4.6 Given the following specifications for an external cache memory: four-way set asso- ciative; line size of two 16-bit words; able to accommodate a total of 4K 32-bit words from main memory; used with a 16-bit processor that issues 24-bit addresses. Design the cache structure with all pertinent information and show how it interprets the processor’s addresses.
4.7 The Intel 80486 has an on-chip, unified cache. It contains 8 KBytes and has a four-way set-associative organization and a block length of four 32-bit words. The cache is or- ganized into 128 sets. There is a single “line valid bit” and three bits, B0, B1, and B2 (the “LRU” bits), per line. On a cache miss, the 80486 reads a 16-byte line from main memory in a bus memory read burst. Draw a simplified diagram of the cache and show how the different fields of the address are interpreted.
4.8 Consider a machine with a byte addressable main memory of 216 bytes and block size of 8 bytes. Assume that a direct mapped cache consisting of 32 lines is used with this machine.
a. How is a 16-bit memory address divided into tag, line number, and byte
number?
b. Into what line would bytes with each of the following addresses be stored?
0001 0001 0001 1011
1100 0011 0011 0100
1101 0000 0001 1101
1010 1010 1010 1010
c. Suppose the byte with address 0001 1010 0001 1010 is stored in the cache. What are the addresses of the other bytes stored along with it?
d. How many total bytes of memory can be stored in the cache?
e. Why is the tag also stored in the cache?
4.9 For its on-chip cache, the Intel 80486 uses a replacement algorithm referred to
as pseudo least recently used. Associated with each of the 128 sets of four lines (labeled L0, L1, L2, L3) are three bits B0, B1, and B2. The replacement algorithm works as follows: When a line must be replaced, the cache will first determine whether the most recent use was from L0 and L1 or L2 and L3. Then the cache will determine which of the pair of blocks was least recently used and mark it for replacement. Figure 4.20 illustrates the logic.
a. Specify how the bits B0, B1, and B2 are set and then describe in words how they are used in the replacement algorithm depicted in Figure 4.20.
b. Show that the 80486 algorithm approximates a true LRU algorithm. Hint: Con- sider the case in which the most recent order of usage is L0, L2, L3, L1.
c. Demonstrate that a true LRU algorithm would require 6 bits per set.

Kết quả (Việt) 1:

4.4 danh sách các giá trị sau:a. ví dụ trực tiếp bộ nhớ cache của hình 4.10: chiều dài, số lượng địa chỉ - địa chỉđơn vị có thể chặn kích thước, số lượng các khối trong bộ nhớ chính, số dòng trong bộ nhớ cache,Kích thước của thẻb. ví dụ kết hợp bộ nhớ cache của hình 4.12: địa chỉ dài, số lượng quảng cáo -đơn vị dressable, kích thước khối, số lượng các khối trong bộ nhớ chính, số dòng trongbộ nhớ cache, kích thước của thẻc. ví dụ bộ nhớ cache tập kết hợp hai chiều của hình 4.15: địa chỉchiều dài, số lượng địa chỉ đơn vị kích thước khối, số lượng các khối trong bộ nhớ chính, số lượng các dòng trong tập hợp, số lượng các bộ, số dòng trong bộ nhớ cache, kích thước của thẻ4.5 xem xét một vi xử lý 32-bit có một bộ nhớ cache trên chip 16-KByte tập associa hoạt động cùng bốn chiều. Giả định rằng bộ nhớ cache có kích thước đường bốn từ 32-bit. Vẽ một khối di giờ agram của bộ đệm này hiển thị các tổ chức của nó và làm thế nào các lĩnh vực địa chỉ khác nhau được sử dụng để xác định một bộ nhớ cache hit/Hoa hậu. Trong bộ nhớ cache đâu từ từ bộ nhớ ánh xạ lo-cation ABCDE8F8?4.6 được đưa ra các thông số kỹ thuật sau đây đối với một bộ nhớ cache ngoài: asso set 4-way-ciative; đường kích thước của hai 16-bit từ; có thể chứa tổng cộng 4K 32-bit từ từ bộ nhớ chính; sử dụng bộ vi xử lý 16-bit 24-bit địa chỉ các vấn đề. Thiết kế cấu trúc bộ nhớ cache với tất cả các thông tin cần thiết và hiển thị như thế nào nó diễn giải bộ vi xử lý địa chỉ.4.7 Intel 80486 có một bộ nhớ cache trên chip, thống nhất. Nó chứa 8 KBytes và có một tổ chức kết hợp tập 4-way và một chiều dài của bốn từ 32-bit. Bộ nhớ cache là hoặc-ganized vào bộ 128. Đó là một đĩa đơn "dòng hợp lệ bit" và ba bit, B0, B1 và B2 (bit "LRU"), mỗi dòng. Trên một bộ nhớ cache bỏ lỡ, 80486 lần đọc một dòng 16 byte từ bộ nhớ chính trong một xe buýt nhớ đọc bùng nổ. Vẽ một sơ đồ đơn giản của bộ nhớ cache và hiển thị như thế nào các lĩnh vực khác nhau của địa chỉ được giải thích.4.8 xem xét một máy tính với một byte địa chỉ bộ nhớ chính 216 byte và ngăn chặn các kích thước của 8 byte. Giả định rằng một bộ nhớ cache được ánh xạ trực tiếp bao gồm 32 đường được sử dụng với máy tính này.a. làm thế nào một địa chỉ bộ nhớ 16-bit chia làm thẻ, số dòng và bytesố?sinh vào dòng nào byte với mỗi người trong số các địa chỉ sau được lưu trữ? 0001 0001 0001 1011 1100 0011 0011 0100 1101 0000 0001 1101 1010 1010 1010 1010c. giả sử các byte với địa chỉ 0001 1010 0001 1010 được lưu trữ trong bộ nhớ cache. Địa chỉ các byte được lưu trữ cùng với đó là những gì?mất bao nhiêu tổng số byte bộ nhớ có thể được lưu trữ trong bộ nhớ cache?e. tại sao các từ khóa cũng được lưu trữ trong bộ nhớ cache?4.9 cho bộ nhớ cache trên chip, Intel 80486 sử dụng một thuật toán thay thế được gọinhư là giả sử dụng ít nhất là gần đây. Liên kết với mỗi bộ bốn dòng (có nhãn L0, L1, L2, L3), 128 là ba bit B0, B1 và B2. Các thuật toán thay thế các công trình như sau: khi một dòng phải được thay thế, bộ nhớ cache sẽ lần đầu tiên xác định liệu việc sử dụng gần đây nhất là từ L0 và L1 hoặc L2 và L3. Sau đó bộ nhớ cache sẽ xác định mà các cặp của các khối đã được sử dụng ít nhất là gần đây và đánh dấu nó để thay thế. 4.20 hình minh hoạ logic.a. xác định làm thế nào các bit B0, B1 và B2 được thiết lập và sau đó mô tả trong các từ như thế nào chúng được sử dụng trong các thuật toán thay thế được mô tả trong hình 4.20.b. Hiển thị các thuật toán 80486 xấp xỉ một thuật toán LRU đúng sự thật. Gợi ý: Côn-sider là trường hợp trong đó để sử dụng, gần đây nhất là L0, L2, L3, L1.c. Demonstrate một thuật toán LRU thật sự sẽ yêu cầu 6 bit trên một tập hợp.

Kết quả (Việt) 2:

4.4 Liệt kê các giá trị sau:
a. Đối với ví dụ bộ nhớ cache trực tiếp Hình 4.10: chiều dài địa chỉ, số address-
đơn vị có khả năng, kích thước khối, số khối trong bộ nhớ chính, số dòng trong bộ nhớ cache,
kích thước của thẻ
b. Đối với ví dụ Cache liên kết của Hình 4.12: chiều dài địa chỉ, số quảng cáo-
đơn vị dressable, kích thước khối, số khối trong bộ nhớ chính, số dòng trong
bộ nhớ cache, kích thước của thẻ
c. Đối với hai chiều thiết kết hợp ví dụ bộ nhớ cache của Hình 4.15: Địa chỉ
chiều dài, số lượng các đơn vị địa chỉ, kích thước khối, số khối trong bộ nhớ chính, số dòng trong bộ, số bộ, số dòng trong bộ nhớ cache, kích thước của thẻ
4.5 Xem xét một bộ vi xử lý 32-bit có 16 Kbyte bốn chiều nhớ cache chính kịp thời trên chip set-hiệp hội. Giả sử rằng bộ nhớ cache có kích thước đường của bốn từ 32-bit. Vẽ một khối Agram di- cache này cho thấy tổ chức của nó và làm thế nào các trường địa chỉ khác nhau được sử dụng để xác định một bộ nhớ cache hit / miss. Trường hợp trong bộ nhớ cache là một từ trong bộ nhớ lo- ABCDE8F8 cation ánh xạ?
4.6 Với các thông số kỹ thuật sau đây cho một bộ nhớ cache bên ngoài: bốn cách thiết ciative ÆÂng; kích thước đường của hai từ 16-bit; có khả năng chứa tổng cộng 4K từ 32-bit từ bộ nhớ chính; sử dụng với một bộ xử lý 16-bit mà phát địa chỉ 24-bit. Thiết kế cấu trúc bộ nhớ cache với tất cả các thông tin thích hợp và chỉ ra cách nó diễn giải địa chỉ của bộ xử lý.
4.7 Intel 80486 có một on-chip, thống nhất bộ nhớ cache. Nó chứa 8 KBytes và có bốn chiều để tổ chức thiết kết và chiều dài khối của bốn từ 32-bit. Cache được chức ganized thành 128 bộ. Có một "dòng bit hợp lệ" và ba bit, B0, B1, B2 và (các "LRU" bit), mỗi dòng. Trên một cache, 80486 lần đọc một dòng 16 byte từ bộ nhớ chính trong một bộ nhớ xe buýt đọc nổ. Vẽ một sơ đồ đơn giản của bộ nhớ cache và thể hiện các lĩnh vực khác nhau của địa chỉ được giải thích.
4.8 Xem xét một máy tính với một byte bộ nhớ chính địa chỉ của 216 byte và kích thước khối 8 byte. Giả sử rằng một bộ nhớ cache ánh xạ trực tiếp bao gồm 32 đường được sử dụng với máy tính này.
a. Thế nào là một địa chỉ bộ nhớ 16-bit chia thành thẻ, số dòng, và byte
số?
b. Vào những dòng byte với nhau trong các địa chỉ sau đây sẽ được lưu trữ?
0001 0001 0001 1011
1100 0011 0011 0100
1101 0000 0001 1101
1010 1010 1010 1010
c. Giả sử các byte có địa chỉ 0001 1010 0001 1010 được lưu trữ trong bộ nhớ cache. địa chỉ của các byte khác được lưu trữ cùng với nó là gì?
d. Có bao nhiêu tổng số byte của bộ nhớ có thể được lưu trữ trong bộ nhớ cache?
e. Tại sao thẻ cũng được lưu trữ trong bộ nhớ cache?
4.9 Đối với bộ nhớ cache trên chip của nó, là Intel 80486 sử dụng một thuật toán thay thế được gọi
là giả gần đây nhất được sử dụng. Gắn với mỗi 128 bộ bốn dòng (có nhãn L0, L1, L2, L3) là ba bit B0, B1, B2. Các thuật toán thay thế hoạt động như sau: Khi một dòng phải được thay thế, đầu tiên bộ nhớ cache sẽ xác định xem việc sử dụng gần đây nhất là từ L0 và L1 hoặc L2 và L3. Sau đó, bộ nhớ cache sẽ xác định các cặp của các khối gần đây nhất đã được sử dụng và đánh dấu nó để thay thế. Hình 4.20 minh họa logic.
a. Chỉ rõ cách các bit B0, B1, B2 và được thiết lập và sau đó diễn tả bằng lời như thế nào chúng được sử dụng trong thuật toán thay thế mô tả trong hình 4.20.
b. Cho thấy thuật toán xấp xỉ 80.486 một thuật toán LRU đúng. Gợi ý: Con- SIDER các trường hợp trong đó các lệnh mới nhất của việc sử dụng là L0, L2, L3, L1.
c. Chứng minh rằng một thuật toán LRU đúng sẽ yêu cầu 6 bit cho mỗi thiết lập.

Kết quả (Việt) 3:

Danh sách các giá trị của 4.4 giáp các đô thị:Bộ nhớ cache cho trực tiếp. Ví dụ, như bản đồ địa chỉ 4.10: chiều dài, địa chỉ số...Đơn vị, kích cỡ khối, trong bộ nhớ chính, trong bộ nhớ cache được đếm,Kích cỡ thẻVí dụ cho bộ nhớ cache kết nối, như bản đồ địa chỉ 4.12: chiều dài, số lượng quảng cáo...Đơn vị chăm sóc, kích cỡ khối trong bộ nhớ chính, khối lượng, trong số trên mạng.Cỡ bộ nhớ tạm thẻDùng để thiết lập kết nối của bộ nhớ cache bộ hai chiều, như bản đồ địa chỉ 4.15:Chiều dài của đơn vị, có địa chỉ là số lượng, kích cỡ khối, trong bộ nhớ chính, tập hợp các số dòng, tập hợp số, bộ nhớ cache được đánh dấu trong số, kích thước của4,5 cân nhắc một vi xử lý 32 bit, có vùng 16 byte trên bốn nhóm liên quan đường tình dục cache.Giả sử có một bộ nhớ cache bốn vị 32 bit được kích cỡ.Vẽ một phần hai cuốn Cache hiện tổ chức của bản đồ và các lĩnh vực khác nhau được sử dụng để xác định địa chỉ bộ nhớ cache, trúng / bỏ lỡ.Ở trong bộ nhớ cache, từ đó là từ mất trí nhớ - abcde8f8 mapping?Ngoài các thông số kỹ thuật của bộ nhớ cache 4.6 sau đây: 4 đường hấp phụ nhóm liên quan; hai 16 bit của dòng chữ to; có thể chứa từ Tổng 4K từ bộ nhớ 32 - bit; sử dụng vi xử lý 16 bit, 24 bit địa chỉ của vấn đề.Tất cả các thông tin có liên quan đến thiết kế kiến trúc bộ nhớ cache, và cho thấy đó là cách giải thích của bộ vi xử lý địa chỉ.4.7 Intel 80486 có một miếng đệm trên, thống nhất.Nó chứa 8 byte, có 4 đường kết nối với nhóm tổ chức một miếng dài từ 4 bit.Bộ nhớ cache hay tổ chức cho 128 bộ.Có một đơn vị "được hiệu quả và Ba, B0, B1, B2 (" L "bit), mỗi dòng.Ở tốc độ cao trong bộ nhớ đệm, 80486 bus đọc từ bộ nhớ trong bộ nhớ chính Burst đọc một dòng 16 byte.Vẽ đồ thị đơn giản hóa của bộ nhớ cache, và địa chỉ của các lĩnh vực khác nhau như thế nào hiện đã được giải thích.4.8 cân nhắc một có một byte có địa chỉ của bộ nhớ chính 216 byte 8 byte và kích cỡ khối máy móc.Một giả thuyết khác được thành lập bởi 32 ánh xạ trực tiếp của bộ nhớ cache được sử dụng cùng với cái máy này.Thế nào là một trong 16 bit bộ nhớ địa chỉ điểm cho nhãn, số dòng và ByteSố điện thoại không?Cái gì sẽ đến với tất cả mọi địa chỉ byte được lưu bên dưới?0001 0001 10110011 0011 01000000 0001 11011010 1010 1010Giả sử với địa chỉ byte trong bộ nhớ cache 0001 1010 1010 trong kho lưu trữ.Lưu trữ các byte địa chỉ là gì?Bao nhiêu byte bộ nhớ có thể lưu trữ ở trong bộ nhớ cache.Tại sao nhãn cũng cất giữ trong bộ nhớ tạm?4.9 với nó trên vùng bộ nhớ cache, Intel 80486 sử dụng một thuật toán thay thế.Làm giả gần đây sử dụng.Mỗi nhóm 4 dây (128 L1, L2, đánh dấu L0, L3) là ba vị B0, B1 và B2.Thuật toán thay thế hoạt động như sau: khi dòng bộ nhớ cache đầu tiên chắc chắn sẽ phải thay đổi, gần nhất là từ dùng L0 và L1 hay L2 và L3.Sau đó bộ nhớ cache sẽ chắc chắn trong hai mảnh nào gần đây. Ít nhất là sử dụng, và đánh dấu nó để thay thế.Đồ 4.20 giải thích logic.A. mô tả vị B0, B1 và B2 Group, và dùng chữ mô tả họ là cách áp dụng những thuật toán thay thế đồ 4.20 - si.B. cho thấy thuật toán thực sự 80486 gần LRU của thuật toán.Gợi ý: nhóm con, và trong trường hợp này sử dụng lệnh mới nhất là L0, L2, L3, L1.C. cho thấy sự LRU của thuật toán sẽ cần 6 bit cho mỗi tập.