In order for a 2-input NAND gate to

In order for a 2-input NAND gate to have the same pull-down delay (tpHL) as an inverter, the NMOS devices in the NAND gate must be made twice as wide.
In the NAND gate cases, the PMOS and NMOS have the same W/L ratio and they are equaled to
In order for a 2-input NOR gate to have the same pull-up delay (tpLH) as an inverter, the PMOS devices in the NOR gate must be made twice as wide.
In the NOR gate cases,
• PMOS: ;
• NMOS: ;
Since hole mobility is lower than electron mobility (so that larger W / L ratios are needed for PMOS devices as compared with NMOS devices), stacking PMOS devices in series (as is done in a NOR gate) should be avoided as much as possible.
From the above result (in the table), we can see that in the practical circumstance, the NAND gates are preferred for implementation logic because the delay is lower than NOR and the W/L ratio is balanced between PMOS and NMOS.
The delay of NAND gates are always lower than the delay of NOR gates in any different conditions.

Kết quả (Việt) 1:

Để cho một cửa khẩu NAND 2-đầu vào phải trì hoãn kéo xuống (tpHL) là một biến tần, thiết bị NMOS trong cổng NAND phải được thực hiện hai lần như nhiều. Trong trường hợp cổng NAND, PMOS và NMOS có cùng tỷ lệ W/L và họ tương đương để Để cho một cửa khẩu NOR 2-đầu vào phải trì hoãn kéo (tpLH) là một biến tần, thiết bị PMOS ở NOR gate phải được thực hiện hai lần như nhiều.Trong trường hợp cổng NOR,• PMOS:;• NMOS:;Kể từ khi lỗ di động là thấp hơn điện tử di động (để lớn hơn W / L tỷ lệ là cần thiết cho PMOS thiết bị khi so sánh với thiết bị NMOS), xếp chồng PMOS thiết bị trong loạt (như được thực hiện ở một cửa khẩu NOR) nên tránh càng nhiều càng tốt.Từ kết quả ở trên (trong bảng), chúng ta có thể thấy rằng trong trường hợp thực tế, các cổng NAND được ưa thích để thực hiện logic vì sự chậm trễ là thấp hơn NOR và tỉ lệ W/L được cân bằng giữa PMOS và NMOS.Sự chậm trễ của NAND cửa luôn luôn thấp hơn sự chậm trễ của NOR cổng trong bất kỳ tình huống khác nhau.

Kết quả (Việt) 2:

Để cho một cổng NAND 2 đầu vào có kéo xuống giống trễ (tphl) là một biến tần, thiết bị NMOS trong cổng NAND phải được thực hiện gấp đôi chiều rộng.
Trong trường hợp cổng NAND, PMOS và NMOS có cùng một tỉ lệ VE / L và họ đang baèng
Để cho một 2-đầu vào cổng NOR có kéo lên cùng sự chậm trễ (tplh) là một biến tần, thiết bị PMOS trong NOR cửa khẩu phải được thực hiện gấp đôi chiều rộng.
Trong NOR trường hợp cửa,
• PMOS:;
• NMOS:;
Từ di động lỗ là thấp hơn so với di chuyển electron (vì vậy mà tỷ lệ W lớn / L là cần thiết cho các thiết bị PMOS như so với các thiết bị NMOS), xếp chồng các thiết bị PMOS trong loạt (như được thực hiện trong một cổng NOR) nên tránh càng nhiều càng tốt.
Từ kết quả trên (trong bảng), chúng ta có thể thấy rằng, trong điều kiện thực tế, các cổng NAND được ưa thích đối với logic thực hiện vì sự chậm trễ này là thấp hơn so với NOR và W / tỷ lệ L được cân bằng giữa PMOS và NMOS.
Sự chậm trễ của cổng NAND luôn thấp hơn so với sự chậm trễ của NOR cửa trong bất kỳ điều kiện khác nhau.