The first two parts list the author

The first two parts list the author and file name. The “Design units” part provides a brief description about the design units in the file. The description includes the input and output ports and the function of the entity, and the implementation method of the architecture body.
The final “Revision history” part provides general information about the development. The "Library/package” and “Synthesis and verification” parts describe the design environment. The idea here is to provide the necessary information for users to reconstruct or duplicate the implementation. The “Library/package” part lists the packages and libraries that are referred to in the design file, and explains briefly the use of these packages. It is especially essential
when a nonstandard or custom package is involved. The “Synthesis and verification” part lists the EDA software and the script or relevant options used in the synthesis, the original targeting device technology, as well as, if available, the testbench used to verify the design.
Since synthesis software from different manufacturers supports different subsets of the VHDL and may interpret certain VHDL constructs differently, this information allows future users to duplicate the original implementation

Kết quả (Việt) 2:

Liệt kê hai phần đầu của tác giả và tên file. "Đơn vị thiết kế" một phần cung cấp một mô tả ngắn gọn về các đơn vị thiết kế trong các tập tin. Các mô tả bao gồm các đầu vào và đầu ra cổng và chức năng của các tổ chức, và các phương pháp thực hiện của cơ thể kiến trúc.
Các thức "Lịch sử sửa đổi" một phần cung cấp thông tin tổng quát về sự phát triển. "Thư viện / gói" và "Tổng hợp và xác minh" phần mô tả môi trường thiết kế. Ý tưởng ở đây là để cung cấp các thông tin cần thiết cho người sử dụng để tái tạo lại hoặc bản sao thực hiện. Các "Library / gói" phần liệt kê các gói phần mềm và thư viện có nêu trong hồ sơ thiết kế, và giải thích ngắn gọn việc sử dụng những gói này. Nó là đặc biệt cần thiết
khi một gói không chuẩn hoặc tùy chỉnh được tham gia. Các "Tổng hợp và xác minh" phần liệt kê các phần mềm thiết kế vi mạch và các kịch bản hoặc các tùy chọn có liên quan được sử dụng trong quá trình tổng hợp , công nghệ thiết bị nhắm mục tiêu ban đầu, cũng như, nếu có, các testbench sử dụng để xác minh các thiết kế.
Vì phần mềm tổng hợp từ các nhà sản xuất khác nhau hỗ trợ các tập con khác nhau của VHDL và có thể giải thích một số VHDL xây dựng khác nhau, thông tin này cho phép người sử dụng tương lai để nhân đôi thực hiện ban đầu