The zero-crossing interrupt is gene

The zero-crossing interrupt is generated from the output of LPF1, which has a single pole at 260 Hz (CLKIN = 10 MHz). As a result, there is a phase lag between the analog input signal of the voltage channel and the output of LPF1. The phase response of this filter is shown in the Voltage Channel ADC section. The phase lag response of LPF1 results in a time delay of approximately 0.6 ms (@ 60 Hz) between the zero crossing on the analog inputs of voltage channel and the falling of IRQ.
When one phase crosses zero from negative to positive values (rising edge), the corresponding flag in the interrupt status register (Bits 7 to 9) is set Logic 1. An active low in the IRQ output also appears if the corresponding ZX bit in the interrupt enable register is set to Logic 1.
The flag in the interrupt status register is reset to 0 when the inter- rupt status register with reset (RSTATUS) is read. Each phase has its own interrupt flag and enable bit in the interrupt register.

Kết quả (Việt) 1:

Ngắt số không qua được tạo ra từ đầu ra của LPF1, trong đó có một cột duy nhất tại 260 Hz (CLKIN = 10 MHz). Kết quả là, có là một tụt hậu giai đoạn giữa các tín hiệu đầu vào tương tự của các kênh điện áp và đầu ra LPF1. Các phản ứng giai đoạn của bộ lọc này hiển thị trong phần điện áp kênh ADC. Giai đoạn tụt hậu phản ứng của LPF1 kết quả trong một thời gian trễ của khoảng cách 0.6 ms (@ 60 Hz) giữa các băng qua không vào analog đầu vào của điện áp kênh và rơi IRQ.Khi một giai đoạn đi qua số không từ tiêu cực đến giá trị tích cực (tăng cạnh), lá cờ tương ứng trong đăng ký tình trạng ngắt (bit 7-9) đặt Logic 1. Một ít hoạt động đầu ra IRQ cũng xuất hiện nếu tương ứng ZX bit trong ngắt sử đăng ký được thiết lập để Logic 1.Cờ trong đăng ký tình trạng gián đoạn đặt lại 0 khi đọc là mục-rupt tình trạng đăng ký với đặt lại (RSTATUS). Mỗi giai đoạn có lá cờ gián đoạn của riêng của nó và cho phép bit trong đăng ký gián đoạn.

Kết quả (Việt) 2:

Các không vượt ngắt được tạo ra từ đầu ra của LPF1, trong đó có một cực duy nhất ở 260 Hz (clkin = 10 MHz). Kết quả là, có một độ trễ pha giữa các tín hiệu đầu vào tương tự của kênh điện áp và đầu ra của LPF1. Đáp ứng pha của bộ lọc này được hiển thị trong phần điện áp kênh ADC. Các phản ứng giai đoạn trễ của kết quả LPF1 trong một thời gian trễ khoảng 0,6 ms (@ 60 Hz) giữa không qua trên đầu vào tương tự của kênh điện áp và sự rớt giá của IRQ.
Khi một giai đoạn đi qua không từ tiêu cực đến giá trị tích cực (tăng cạnh ), lá cờ tương ứng trong thanh ghi trạng thái ngắt (bit 7-9) được thiết lập logic 1. hoạt động thấp ở đầu ra IRQ cũng xuất hiện nếu bit ZX tương ứng trong thanh ghi gián đoạn cho phép được thiết lập để Logic 1.
Lá cờ trong gián đoạn ghi trạng thái được đặt lại về 0 khi tình trạng Rupt tế đăng ký với thiết lập lại (RSTATUS) được đọc. Mỗi giai đoạn có cờ ngắt riêng của mình và cho phép bit trong gián đoạn đăng ký.