A system with 350 MHz clock uses a

A system with 350 MHz clock uses a separate data and instruction cache and a
unified second-level cache. The first level cache is direct–mapped, write-through,
and writes-allocate cache with 8kBytes of data total and 8 Byte blocks, and has a
perfect write buffer (never causes and stalls). The first level instruction cache is a
direct-mapped cache with 4kBytes of total data and 8 Bytes blocks. The second
level cache is a two way set associative, write-back, write-allocate cache with
2Mbytes of total data and 32-Byte blocks.
The 1st level instruction cache has a miss rate of 2%. The first level data cache has
a miss rate of 17%. The unified second level cache has a local miss rate of 12%.
Assume that 30% of all instructions are data memory accesses; 50% of those are
loads and 50% are stores. Assume that 50% of the blocks in the second-level cache
are dirty at any time. Assume that there is no optimization for fast reads on L1 or
L2 cache miss.
All the first-level cache hits cause no stalls. The second-level hit times is 10
cycles. (That means that the L1 miss penalty, assuming a hit in the L2 cache is, 10
cycles.) Main memory access time is 100 cycles to the first bus width of data; after
that, the memory system can deliver consecutive bus widths of data on each
following cycle. Outstanding non-consecutive memory requests cannot overlap; an
access to one memory location must complete before an access to another location
can begin. There is a 128-bit memory to the L2 cache and a 64-bit bus from both the
L1 caches to the L2 cache. Assume a perfect TLB for this problem.
a. What percent of all data memory references cause a main memory access (main
memory is accessed before the memory request is satisfied)?
b. How many bits are used to index each of the caches? Assume you can use
physical addresses for cache.
c. How many cycles can the longest possible data memory access take?
d. What is the average memory access time in cycles (including instruction and data
memory references)?

Kết quả (Việt) 1:

Một hệ thống với 350 MHz đồng hồ sử dụng một bộ nhớ cache dữ liệu và chỉ dẫn riêng biệt và một thống nhất bộ nhớ cache cấp. Bộ nhớ cache cấp đầu tiên là trực tiếp-ánh xạ, ghi-qua, viết cấp phát bộ nhớ cache với 8kBytes tất cả dữ liệu và 8 Byte khối và có một hoàn hảo viết đệm (chưa bao giờ nguyên nhân và quầy hàng). Bộ nhớ cache cấp giảng dạy đầu tiên là một ánh xạ trực tiếp bộ nhớ cache với 4kBytes của tất cả các khối dữ liệu và 8 byte. Thứ hai bộ nhớ cache cấp là hai cách thiết lập kết hợp, ghi lại, viết cấp phát bộ nhớ cache với 2Mbytes tất cả dữ liệu và các khối 32 Byte. Bộ nhớ cache cấp giảng dạy 1 có tỷ lệ Hoa hậu 2%. Bộ nhớ cache cấp dữ liệu đầu tiên có một Hoa hậu tỷ lệ 17%. Bộ nhớ cache cấp thống nhất thứ hai có tỷ lệ cuộc thi Hoa hậu địa phương là 12%. Giả sử rằng 30% của tất cả hướng dẫn là truy cập bộ nhớ dữ liệu; 50% của những người đang tải và 50% các cửa hàng. Giả sử rằng 50% của các khối trong bộ nhớ cache cấp có bẩn tại bất kỳ thời gian. Giả sử rằng không là không tối ưu hóa cho các lần đọc nhanh trên L1 hoặc L2 cache bỏ lỡ.Tất cả các số truy cập bộ nhớ cache cấp đầu tiên gây ra quầy hàng không. Cấp thứ hai đánh trúng lần 10 chu kỳ. (Điều đó có nghĩa rằng hình phạt miss L1, giả sử một hit trong bộ nhớ cache L2, 10 chu kỳ.) Thời gian truy cập bộ nhớ chính là các chu kỳ 100 để chiều rộng xe buýt đầu tiên của dữ liệu; sau khi rằng, bộ nhớ hệ thống có thể cung cấp xe buýt liên tiếp độ rộng của dữ liệu trên mỗi theo chu kỳ. Yêu cầu bộ nhớ không liên tục xuất sắc không chồng lên nhau; một truy cập vào một bộ nhớ vị trí phải hoàn thành trước khi một người truy cập vào vị trí khác có thể bắt đầu. Bộ nhớ 128-bit bộ nhớ cache L2 và một xe buýt 64-bit từ cả hai người L1 lưu trữ vào bộ nhớ cache L2. Giả sử một TLB hoàn hảo cho vấn đề này. a. những gì phần trăm của tất cả các tham chiếu bộ nhớ dữ liệu gây ra một truy cập vào bộ nhớ chính (main bộ nhớ truy cập trước khi yêu cầu bộ nhớ là hài lòng)?sinh bao nhiêu bit được sử dụng để chỉ mục cho mỗi của các lưu trữ? Giả sử bạn có thể sử dụng địa chỉ vật lý cho bộ nhớ cache.c. làm thế nào nhiều chu kỳ truy cập bộ nhớ có thể dữ liệu dài nhất có thể?mất thời gian truy cập trung bình là bộ nhớ trong chu kỳ (bao gồm cả dữ liệu và chỉ dẫn là gì nhớ tham khảo)?

Kết quả (Việt) 2:

Một hệ thống với 350 MHz đồng hồ sử dụng một bộ nhớ cache dữ liệu và hướng dẫn riêng biệt và một
bộ nhớ cache thứ cấp thống nhất. Các bộ nhớ cache cấp độ đầu tiên là trực tiếp ánh xạ, viết qua,
và viết phân bổ bộ nhớ cache với 8kBytes tổng dữ liệu và 8 khối Byte, và có
ghi đệm hoàn hảo (không bao giờ gây ra và các quầy hàng). Instruction cache cấp độ đầu tiên là một
bộ nhớ cache ánh xạ trực tiếp với 4kBytes tổng dữ liệu và 8 Bytes khối. Thứ hai
cấp bộ nhớ cache là một hai cách thiết lập liên kết, viết lại, viết phân bổ bộ nhớ cache với
2MB tổng dữ liệu và khối 32-Byte.
Các instruction cache cấp 1 có tỷ lệ bỏ lỡ 2%. Các bộ nhớ cache dữ liệu cấp độ đầu tiên có
tỷ lệ bỏ lỡ 17%. Các cấp bộ nhớ cache thứ hai thống nhất có tỷ lệ bỏ lỡ địa phương là 12%.
Giả định rằng 30% của tất cả các hướng dẫn là bộ nhớ dữ liệu truy cập; 50% trong số này là
tải và 50% là các cửa hàng. Giả định rằng 50% của các khối trong bộ nhớ cache thứ cấp
là bẩn bất cứ lúc nào. Giả sử rằng không có tối ưu hóa cho tốc độ đọc trên L1 hoặc
L2 cache miss.
Tất cả các số truy cập bộ nhớ cache đầu tiên cấp không gây quầy hàng. Các lần thứ hai đâm vào cấp cao nhất là 10
chu kỳ. (Điều đó có nghĩa rằng án L1 miss, giả sử một hit trong bộ nhớ cache L2, 10
chu kỳ.) Thời gian truy cập bộ nhớ chính là 100 chu kỳ với chiều rộng xe buýt đầu tiên của dữ liệu; sau
đó, bộ nhớ hệ thống có thể cung cấp độ rộng bus liên tiếp dữ liệu trên mỗi
chu kỳ sau. Yêu cầu bộ nhớ không liên tiếp xuất sắc không thể chồng lên nhau; một
truy cập vào một vị trí bộ nhớ phải hoàn thành trước khi truy cập vào một vị trí khác
có thể bắt đầu. Có một bộ nhớ 128-bit với bộ nhớ cache L2 và một xe buýt 64-bit từ cả hai
cache L1 vào bộ nhớ cache L2. Giả sử một TLB hoàn hảo cho vấn đề này.
A. Bao nhiêu phần trăm của tất cả các tài liệu tham khảo bộ nhớ dữ liệu gây ra một truy cập bộ nhớ chính (main
nhớ được truy cập trước khi yêu cầu bộ nhớ là hài lòng)?
B. Có bao nhiêu bit được sử dụng để chỉ mục mỗi cache? Giả sử bạn có thể sử dụng
địa chỉ vật lý cho bộ nhớ cache.
C. Làm thế nào nhiều chu kỳ bộ nhớ truy cập dữ liệu dài nhất có thể có thể mất?
D. Thời gian truy cập bộ nhớ trung bình trong chu kỳ (bao gồm cả hướng dẫn và dữ liệu là gì
tham khảo bộ nhớ)?