DDR SDRAMSDRAM is limited by the fa

DDR SDRAM
SDRAM is limited by the fact that it can only send data to the processor once per
bus clock cycle.A new version of SDRAM, referred to as double-data-rate SDRAM
can send data twice per clock cycle, once on the rising edge of the clock pulse and
once on the falling edge.
DDR DRAM was developed by the JEDEC Solid State Technology Association,
the Electronic Industries Alliance’s semiconductor-engineering-standardization
body. Numerous companies make DDR chips, which are widely used in desktop
computers and servers.
Figure 5.15 shows the basic timing for a DDR read. The data transfer is synchronized
to both the rising and falling edge of the clock. It is also synchronized to a
bidirectional data strobe (DQS) signal that is provided by the memory controller
during a read and by the DRAM during a write. In typical implementations the
DQS is ignored during the read. An explanation of the use of DQS on writes is
beyond our scope; see [JACO08] for details.
There have been two generations of improvement to the DDR technology.
DDR2 increases the data transfer rate by increasing the operational frequency of the
RAM chip and by increasing the prefetch buffer from 2 bits to 4 bits per chip. The
prefetch buffer is a memory cache located on the RAM chip. The buffer enables
the RAM chip to preposition bits to be placed on the data base as rapidly as possible.
DDR3, introduced in 2007, increases the prefetch buffer size to 8 bits.
Theoretically, a DDR module can transfer data at a clock rate in the range of
200 to 600 MHz; a DDR2 module transfers at a clock rate of 400 to 1066 MHz; and
a DDR3 module transfers at a clock rate of 800 to 1600 MHz. In practice, somewhat
smaller rates are achieved.
Appendix K provides more detail on DDR technology.
Cache DRAM
Cache DRAM (CDRAM), developed by Mitsubishi [HIDA90, ZHAN01], integrates
a small SRAM cache (16 Kb) onto a generic DRAM chip.
The SRAM on the CDRAM can be used in two ways. First, it can be used as a
true cache, consisting of a number of 64-bit lines.The cache mode of the CDRAM is
effective for ordinary random access to memory.
The SRAM on the CDRAM can also be used as a buffer to support the serial
access of a block of data. For example, to refresh a bit-mapped screen, the CDRAM
can prefetch the data from the DRAM into the SRAM buffer. Subsequent accesses
to the chip result in accesses solely to the SRAM.

Kết quả (Việt) 1:

DDR SDRAMSDRAM hạn chế bởi thực tế là nó chỉ có thể gửi dữ liệu để xử lý mỗi một lầnchu kỳ đồng hồ xe buýt. Phiên bản mới của SDRAM, được gọi là tốc độ dữ liệu đôi SDRAMcó thể gửi dữ liệu hai lần cho mỗi chu kỳ đồng hồ, một lần trên các cạnh tăng xung clock vàsau khi rơi xuống rìa.DDR DRAM được phát triển bởi JEDEC Solid State Hiệp hội công nghệ,điện tử của liên minh các ngành công nghiệp bán dẫn kỹ thuật-tiêu chuẩn hóacơ thể. Nhiều công ty làm khoai tây chiên DDR, được sử dụng rộng rãi trong máy tính để bànmáy tính và máy chủ.5.15 con số cho thấy thời gian cơ bản cho một DDR đọc. Truyền dữ liệu được đồng bộ hoáđể cả hai tăng cao và rơi xuống cạnh của đồng hồ. Nó cũng đồng bộ hóa với mộtbidirectional dữ liệu tín hiệu strobe (DQS) được cung cấp bởi các bộ điều khiển bộ nhớtrong quá trình đọc và DRAM trong viết. Trong việc triển khai tiêu biểu cácDQS là bỏ qua trong quá trình đọc. Giải thích về việc sử dụng các DQS trên viết làvượt ra ngoài phạm vi của chúng tôi; Xem chi tiết [JACO08].Đã có hai thế hệ của các cải tiến về công nghệ DDR.DDR2 làm tăng tốc độ truyền dữ liệu bằng cách tăng tần số hoạt động của cácRAM chip và bằng cách tăng các bộ đệm prefetch từ 2 bits đến 4 bit trên chip. Cácbộ đệm Prefetch là một bộ nhớ cache trên RAM chip. Cho phép bộ đệmCác chip RAM cho giới từ bits để được đặt trên các dữ liệu cơ sở như nhanh chóng nhất có thể.DDR3, được giới thiệu vào năm 2007, tăng kích cỡ bộ đệm prefetch để 8 bit.Về lý thuyết, một mô-đun DDR có thể chuyển dữ liệu với tốc độ đồng hồ trong phạm vi của200 đến 600 MHz; một mô-đun DDR2 chuyển tốc độ đồng hồ của 400 đến 1066 MHz; vàmột mô-đun DDR3 chuyển tốc độ đồng hồ của 800 đến 1600 MHz. Trong thực tế, một chúttỷ lệ nhỏ hơn là đạt được.Phụ lục K cung cấp chi tiết hơn về công nghệ DDR.Bộ nhớ cache DRAMBộ nhớ cache DRAM (CDRAM), được phát triển bởi Mitsubishi [HIDA90, ZHAN01], tích hợpmột nhỏ SRAM bộ nhớ cache (16 Kb) vào một chip DRAM chung.SRAM trên CDRAM có thể được sử dụng trong hai cách. Đầu tiên, nó có thể được sử dụng như là mộtbộ nhớ cache đúng, bao gồm một số dòng 64-bit. Chế độ bộ nhớ cache của CDRAMhiệu quả cho bình thường truy cập ngẫu nhiên vào bộ nhớ.SRAM trên CDRAM cũng có thể được sử dụng như một bộ đệm để hỗ trợ nối tiếptruy cập của một khối dữ liệu. Ví dụ, để làm mới một bit-ánh xạ cho màn hình, CDRAMcó thể prefetch dữ liệu từ DRAM vào bộ đệm SRAM. Sau đó truy cậpđể kết quả chip trong truy cập chỉ duy nhất để SRAM.

Kết quả (Việt) 3:

DDR SDRAMSDRAM là thực tế, nó chỉ có thể gửi dữ liệu về bộ vi xử lý mỗi lần giới hạn.Chu kỳ đồng hồ xe buýt. Phiên bản mới SDRAM, abbreviated đôi tốc độ dữ liệu SDRAMCó thể gửi dữ liệu hai lần, một lần trong mỗi chu kỳ đồng hồ, đồng hồ xung nổi lên vàMột lần đang rơi xuống.DDR DRAM là JEDEC rắn do Hiệp hội Công nghệ phát triểnCông nghiệp điện tử bán dẫn tiêu chuẩn hóa kỹ thuật của Liên minh.Cơ thể.Nhiều công ty con chip cho DDR, được áp dụng cho màn hình rộngMáy tính và máy chủ.Đồ 5.15 hiển thị một thời gian đọc cơ bản của DDR.Truyền tải dữ liệu là đồng bộĐồng hồ tăng lên và rơi xuống.Nó cũng được một đồng bộDữ liệu hai chiều chọn điện (DQS) tín hiệu điều khiển cung cấp bởi bộ nhớTrong quá trình đọc và ghi trong RAM động.Điển hình của thực hiện trongDQS là đọc phớt lờ.Phải sử dụng DQS ghi một giải thích.Vượt ra ngoài phạm vi của chúng ta; xem [jaco08] về Anarchy 99.Đã có hai thế hệ những cải tiến kỹ thuật của DDR.DDR2 tăng tốc độ truyền dữ liệu tăng tần số hoạt độngChip RAM được lấy từ 2 vị tăng đến đệm 4 bit, mỗi miếng.Cái nàyPre - lấy bộ nhớ cache nằm ở vùng đệm là thẻ nhớ.Bộ đệm đã trở thành hiện thựcChip bộ nhớ truy cập ngẫu nhiên sẽ được đặt ở trên cơ sở dữ liệu, sớm nhất có thể được đặt trong cơ sở dữ liệu.DDR3, giới thiệu. 2007 loài, tăng kích thước bộ đệm được đặt cho 8 bit.Trên lý thuyết, một mô - đun DDR có thể truyền dữ liệu tốc độ trong phạm vi của đồng hồ.200 đến 600 MHz; DDR2 mô - đun sẽ ở 400 đến 1066 MHz và tốc độ của đồng hồ;Mô - đun sẽ DDR3 ở 800 đến 1600 MHz của tốc độ đồng hồ.Trong thực tế, có một chútNhỏ hơn lãi suất thực hiện.Phụ lục K đã cung cấp chi tiết hơn kỹ thuật của DDR.Bộ nhớ cache memoryTốc độ bộ nhớ cache (bộ nhớ cache memory), Mitsubishi [hida90, zhan01] đang phát triển, tích hợpMột chút SRAM cache (16 KB) đến 1 phổ biến DRAM chip.Bộ nhớ cache của SRAM bộ nhớ có thể dùng theo 2 cách.Đầu tiên, nó có thể được sử dụng như mộtThực sự, bao gồm một số 64 bit bộ nhớ cache, bộ nhớ cache của chế độ dòng bộ nhớ cacheBình thường, bộ nhớ truy cập ngẫu nhiên một cách hiệu quả.Bộ nhớ cache của SRAM cũng có thể là một bộ nhớ đệm, hỗ trợ cổng nối tiếpMột khối dữ liệu vào.Ví dụ, một bản đồ của màn hình nạp lại bộ nhớ cache memory,Dữ liệu có thể được lấy từ DRAM đến SRAM đệm.Sau đó, truy cậpVới kết quả SRAM chip chỉ truy cập.