.1.4, DDU control FPGA The DDU cont

.1.4, DDU control FPGA The DDU control is for control and readout the four external FIFos, as well as status and data transmission. reporting, error checking and recording, for data to arrive at After L1A, the DDU control FPGA waits the event. The 36 the external FIFos and then begins to process creating a and bit wide FIFo data are read at double data rate, for csc data, word structure in the FPGA. of these bits, 64 are the other eight contain status and control signals each FlFo FPGA initially checks the first word from signals, to verify the L1A counter synchronicity, check for error data and which cscs have data Flagged in the am are registered and the event information from FlFos without csc data is logged and discarded Full event data processing follows for those FlFos containing CSC data: the data is continuously read from the external FIFO until the end boundary is detected. At this point the Control FPGA checks the end boundary word for additional error signals from the Input FPGA, then switches to the next FlFo containing event data and continues processing. Before transmitting event data, the Control FPGA creates header words to describe the event record The trailer words are generated at the end of the event record which contain processing and status summaries. The DDU will send at least the header and trailer words for every L1A, even if there is no csc data to read out. During event processing, the Control FPGA performs over 70 consistency checks on each event. If there is a single-occurrence error, such as a CRC failure, then the event is flagged as"bad" in the DDU trailer and normal data processing continues unin- terrupted. Any errors that are detected get recorded in VME
accessible registers and are included in a status word that is transmitted at the each event. When a serious error is end of the can request a CMS detector reset directly from the DDU to the CMS TTS system, or by using a VME interrupt to inform the crate controller, and then the controller can initiate a CMS detector reset request. The Control FPGA transmits data to the DCC through two pairs of dedicated high-speed serial connection on the FED Crate custom backplane. Additionally, the data are also sent to an external FIFO for eventual transmission to the CSC local DAQfarm. Data are stored in that FIFO until there are enough to build a Gigabit Ethernet(GbE) data packet. At that point the data in the FIFo gets read back into the FPGA, where the GbE packet structure is generated and the data are serialized by a MGT module for transmission to the CSC local DAQ farm. A GbE pre-scale register on DDU is available to specify the fraction of events(1/1 to 1/8192) that are transferred to the CSC local DAQ farm. Additionally, the FIFO overflow protection will automatically limit the data rate to the local DAQ farm. The DDU Control FPGA monitors the status of the four external FIFO pairs. When any of them are three quarters full, the DDU issues a Warning signal to the CMS TTS, which requests a L1A rate reduction until that FIFO is nearly empty. However, if a FIFO has space left for only one single large event, the DDU issues a Busy signal to the CMS TTS, which request a stop of the L1As and the DAQMBs are signaled to stop sending data. Once set, the Busy signal remains asserted until the FIFO is Biểu tượng cảm xúc heart quarters full.

Kết quả (Việt) 2:

.1.4, Kiểm soát DDU FPGA Các DDU kiểm soát là để kiểm soát và đọc ra bốn FIFOs bên ngoài, cũng như tình trạng và truyền dữ liệu. báo cáo, kiểm tra lỗi và ghi âm, để dữ liệu đến Sau L1A, các DDU kiểm soát FPGA chờ đợi sự kiện này. Các 36 FIFOs ngoài và sau đó bắt đầu để xử lý tạo và bit dữ liệu FIFO được đọc ở tốc độ dữ liệu tăng gấp đôi, cho dữ liệu csc, cấu trúc từ trong FPGA. của các bit, 64 là Tám chứa tình trạng và điều khiển tín hiệu mỗi FlFo FPGA ban đầu kiểm tra từ đầu tiên từ các tín hiệu, để xác minh các L1A truy cập đồng bộ, kiểm tra các dữ liệu lỗi và đó CSCS có dữ liệu Dán cờ trong sáng đã được đăng ký và sự kiện thông tin từ FlFos không có dữ liệu csc được đăng nhập và loại bỏ hoàn toàn xử lý dữ liệu sự kiện sau cho những FlFos chứa dữ liệu CSC: các dữ liệu được liên tục đọc từ FIFO bên ngoài cho đến ranh giới cuối cùng được phát hiện. Tại thời điểm này điều khiển FPGA kiểm tra từ ranh giới cuối cùng cho các tín hiệu lỗi bổ sung từ FPGA đầu vào, sau đó chuyển sang FlFo tiếp theo có chứa dữ liệu sự kiện và tiếp tục xử lý. Trước khi truyền dữ liệu sự kiện, các điều khiển FPGA tạo ra từ tiêu đề để mô tả các bản ghi sự kiện Những lời Trailer được tạo ra ở phần cuối của bản ghi sự kiện có chứa xử lý và tình trạng tóm tắt. Các DDU sẽ gửi ít nhất là tiêu đề và từ trailer cho mỗi L1A, thậm chí nếu không có dữ liệu csc để đọc ra. Trong xử lý sự kiện, các điều khiển FPGA thực hiện hơn 70 kiểm tra tính nhất quán trên mỗi sự kiện. Nếu có một lỗi duy nhất xảy ra, chẳng hạn như lỗi CRC, sau đó sự kiện này được đánh dấu là "xấu" trong trailer DDU và xử lý dữ liệu bình thường tiếp tục unin- terrupted. Bất kỳ sai sót được phát hiện được ghi lại trong VME
đăng ký truy cập và được bao gồm trong một từ tình trạng được truyền tại mỗi sự kiện. Khi một lỗi nghiêm trọng là kết thúc có thể yêu cầu một máy dò CMS thiết lập lại trực tiếp từ các DDU với hệ thống CMS TTS, hoặc bằng cách sử dụng một VME ngắt để thông báo cho các bộ điều khiển thùng, và sau đó các điều khiển có thể bắt đầu một yêu cầu đặt lại máy dò CMS. Control FPGA truyền dữ liệu đến các DCC thông qua hai cặp chuyên dụng tốc độ cao kết nối nối tiếp vào FED Crate tùy chỉnh bảng nối đa năng. Ngoài ra, các dữ liệu cũng được gửi đến một FIFO bên ngoài để truyền cuối cùng để các địa phương DAQfarm CSC. Dữ liệu được lưu trữ trong FIFO rằng cho đến khi có đủ để xây dựng một gói dữ liệu Gigabit Ethernet (GbE). Vào thời điểm đó các dữ liệu trong FIFO được đọc lại vào FPGA, nơi mà các cấu trúc gói GbE được tạo ra và các dữ liệu được đăng bởi một module MGT để chuyển giao cho nông DAQ địa phương CSC. Một GbE trước quy mô đăng ký trên DDU là sẵn để xác định phần của sự kiện (1/1 đến 1/8192) được chuyển giao cho các trang trại địa phương DAQ CSC. Ngoài ra, việc bảo vệ tràn FIFO sẽ tự động giới hạn tốc độ dữ liệu tới các trang trại DAQ địa phương. Các DDU điều khiển FPGA theo dõi tình trạng của bốn cặp FIFO bên ngoài. Khi bất kỳ của họ là ba phần tư đầy đủ, DDU đưa ra một tín hiệu cảnh báo để các TTS CMS, mà yêu cầu giảm lãi suất cho đến khi L1A FIFO đó là gần như trống rỗng. Tuy nhiên, nếu một FIFO đã gian còn lại để chỉ một sự kiện lớn duy nhất, DDU đưa ra một tín hiệu bận rộn với TTS CMS, mà yêu cầu dừng của L1As và DAQMBs được báo hiệu ngừng gửi dữ liệu. Sau khi đặt, tín hiệu Busy vẫn khẳng định cho đến khi FIFO là Biểu tượng cảm xúc quý trái tim tràn đầy.