Technology mappingLogic synthesis g

Technology mapping
Logic synthesis generates an optimized netlist that utilizes generic components. Technology
mapping is the process of transforming the netlist using components from the target device’s
library. These components are commonly referred to as cells, and the technology library is
normally provided by a semi conductor vendor who manufactured (as in FPGA technology)
or will manufacture (as in ASIC technology)the device. Whereas a generic component is
defined by its function,a cell is further characterized by a set of physical parameters, such
as area, delay, and input and output capacitance load. In the case of ASIC technology,each
cell is associated with the physical layout or prediff used patterns.
Although technology mapping can be done by simple translation between generic components and logic cells, the resulting circuit is not very efficient since the translation does
not exploit the functionalities,areas and delays of the cells. Obtaining optimal mapping is a
very difficult process,which involves in tractable problems. Again,heuristic and rule-based
algorithms are used to find suboptimal solutions. The following subsections use two simple
examples to illustrate the technology mapping process of a hypothetical standard-cell ASIC
library and a 5-input look-up table (LUT)-based FPGA

Kết quả (Việt) 1:

Lập bản đồ công nghệLogic tổng hợp tạo ra một netlist tối ưu hóa sử dụng chung các thành phần. Công nghệánh xạ là quá trình chuyển đổi netlist bằng cách sử dụng các thành phần từ thiết bị mục tiêuthư viện. Các thành phần này được thường được gọi là các tế bào, và thư viện công nghệbình thường được cung cấp bởi một nhà sản xuất bán dẫn người sản xuất (như trong công nghệ FPGA)hoặc sẽ sản xuất (như trong công nghệ ASIC) thiết bị. Trong khi đó là một thành phần chungđược xác định bởi chức năng của nó, một tế bào được thêm đặc trưng bởi một tập hợp các thông số vật lý, như vậykhu vực, sự chậm trễ và trở kháng đầu vào và đầu ra tải. Trong trường hợp của công nghệ ASIC, mỗitế bào được kết hợp với việc bố trí vật lý hoặc prediff sử dụng mẫu.Mặc dù công nghệ lập bản đồ có thể được thực hiện bởi các bản dịch đơn giản giữa các thành phần chung và các tế bào logic, mạch kết quả không phải là rất hiệu quả vì các bản dịch hiệnkhông khai thác các chức năng, lĩnh vực và sự chậm trễ của các tế bào. Lấy bản đồ tối ưu là mộtquá trình rất khó khăn, mà liên quan đến nhiều vấn đề. Một lần nữa, heuristic và dựa trên nguyên tắcthuật toán được sử dụng để tìm ra giải pháp suboptimal. Phần phụ sau đây sử dụng hai đơn giảnVí dụ để minh họa cho quá trình lập bản đồ công nghệ ASIC tiêu chuẩn di động giảthư viện và một đầu vào 5 nhìn lên bảng (LUT)-dựa trên FPGA

Kết quả (Việt) 2:

Công nghệ lập bản đồ
logic tổng hợp tạo ra một netlist tối ưu hóa mà sử dụng các thành phần chung. Công nghệ
lập bản đồ là quá trình chuyển đổi các thành phần sử dụng netlist từ thiết bị mục tiêu của
thư viện. Các thành phần này thường được gọi là các tế bào, và các thư viện công nghệ
thường được cung cấp bởi một nhà cung cấp bán dẫn những người sản xuất (như công nghệ FPGA)
hoặc sẽ sản xuất (như công nghệ ASIC) thiết bị. Trong khi đó, một thành phần chung chung được
xác định bởi chức năng của nó, một tế bào được thêm đặc trưng bởi một tập hợp các thông số vật lý, chẳng hạn
như khu vực, sự chậm trễ, và đầu vào và đầu ra tải điện dung. Trong trường hợp của công nghệ ASIC, mỗi
tế bào được kết hợp với cách bố trí vật lý hoặc các mẫu prediff sử dụng.
Mặc dù bản đồ công nghệ có thể được thực hiện bằng cách dịch đơn giản giữa các thành phần chung và các tế bào logic, mạch kết quả không phải là rất hiệu quả từ các dịch nào
không khai thác các chức năng, khu vực và sự chậm trễ của các tế bào. Lấy bản đồ tối ưu là một
quá trình rất khó khăn, trong đó bao gồm các vấn đề dễ xử lý. Một lần nữa, heuristic và quy tắc dựa trên
các thuật toán được sử dụng để tìm ra giải pháp tối ưu. Các phần dưới đây sử dụng hai đơn giản
ví dụ để minh họa cho quá trình lập bản đồ công nghệ của một giả thuyết tiêu chuẩn-cell ASIC
thư viện và một cái nhìn lên 5 đầu vào bảng (LUT) dựa trên FPGA

Kết quả (Việt) 3:

Vẽ kỹ thuật.Logic hội tạo ra một mạng lưới của tối ưu hóa Hồ, sử dụng chung các thành phần.Công nghệMục tiêu của bản đồ là sử dụng thiết bị mạng quá trình lắp ráp sẽ bànThư viện.Thành phần này thường được gọi là tế bào, và Kho Kỹ thuật làNhà sản xuất thường được cung cấp thông qua bán dẫn (như công nghệ chế tạo FPGAs can)Hoặc sẽ tạo ra (như thiết bị công nghệ ASIC).Và là một thành phần phổ biến làChức năng của nó được định nghĩa bởi một tế bào, có thêm tính năng của nó là do một nhóm các thông số vật lý, nhưLà khu vực, trì hoãn, và đầu vào và đầu ra dung nạp.Trong trường hợp của công nghệ ASIC, mọiTế bào vật lý ứng dụng bố trí hay prediff với chế độ.Mặc dù kỹ thuật đơn giản có thể thông qua bản đồ thành phần chung giữa đơn vị logic và chuyển đổi để hoàn thành, đã tạo ra một mạch điện là rất hiệu quả, bởi vì dịchKhông sử dụng chức năng tế bào của khu vực, và chậm trễ.Được tốt nhất là một bản đồRất khó khăn. Quá trình này, nó liên quan đến nghe lời câu hỏi.Một lần nữa, và theo luật là nền tảngThuật toán được dùng để tìm ra giải pháp lần Yu.Phần hai đơn giản bằng giáp các đô thị:Minh họa cho rằng tiêu chuẩn kỹ thuật quá trình lập bản đồ của đơn vị ASICThư viện và một năm nhập tìm bảng (LUT) FPGAs can