be the fraction of memory accesses

be the fraction of memory accesses that are for instructions, and fd is the fraction
of dirty lines in the data cache among lines replaced. Assume a write-back policy
and determine the effective memory access time in terms of the parameters just
defined.
b. Now assume a bus-based SMP in which each processor has the characteristics of
part (a). Every processor must handle cache invalidation in addition to memory
reads and writes. This affects effective memory access time. Let finv be the fraction
of data references that cause invalidation signals to be sent to other data caches.
The processor sending the signal requires t clock cycles to complete the invalidation
operation. Other processors are not involved in the invalidation operation.
Determine the effective memory access time.
17.9 What organizational alternative is suggested by each of the illustrations in
Figure 17.23?
17.10 In Figure 17.7, some of the diagrams show horizontal rows that are partially filled. In
other cases, there are rows that are completely blank. These represent two different
types of loss of efficiency. Explain.
17.11 Consider the pipeline depiction in Figure 14.13b, which is redrawn in Figure 17.24a,
with the fetch and decode stages ignored, to represent the execution of thread A.
Figure 17.24b illustrates the execution of a separate thread B. In both cases, a simple
pipelined processor is used.
a. Show an instruction issue diagram, similar to Figure 17.7a, for each of the two
threads.
b. Assume that the two threads are to be executed in parallel on a chip multiprocessor,
with each of the two processors on the chip using a simple pipeline. Show an
instruction issue diagram similar to Figure 17.7k. Also show a pipeline execution
diagram in the style of Figure 17.24.
c. Assume a two-issue superscalar architecture. Repeat part (b) for an interleaved
multithreading superscalar implementation, assuming no data dependencies.
Note: There is no unique answer; you need to make assumptions about latency
and priority.
d. Repeat part (c) for a blocked multithreading superscalar implementation.
e. Repeat for a four-issue SMT architecture.
17.12 The following code segment needs to be executed 64 times for the evaluation of the
vector arithmetic expression: D(I) = A(I) + B(I) * C(I) for 0 … I … 63.
Load R1, B(I) >R1 d Memory (a + I)>
Load R2, C(I) >R2 d Memory (b + I)>
(a) (b) (c) (d)

Kết quả (Việt) 1:

là các phần của bộ nhớ truy cập để được hướng dẫn, và fd là các phầnbẩn dòng trong bộ nhớ cache dữ liệu giữa đường thay thế. Giả sử một chính sách ghi lạivà xác định thời gian truy cập bộ nhớ hiệu quả trong điều khoản của các tham số chỉđược xác định.sinh bây giờ giả sử một dựa trên xe buýt SMP trong đó mỗi bộ xử lý có các đặc tính củaphần (a). Mỗi bộ vi xử lý phải xử lý bộ nhớ cache invalidation ngoài bộ nhớđọc và viết. Điều này ảnh hưởng đến hiệu quả bộ nhớ truy cập thời gian. Để finv là các phầntài liệu tham khảo dữ liệu gây ra invalidation tín hiệu sẽ được gửi đến các dữ liệu lưu trữ.Bộ vi xử lý gửi tín hiệu yêu cầu t chu kỳ đồng hồ để hoàn thành invalidationhoạt động. Bộ xử lý khác không được tham gia trong chiến dịch invalidation.Xác định thời gian truy cập bộ nhớ hiệu quả.17,9 những gì tổ chức thay thế được đề xuất bởi mỗi người trong số các minh họa trongCon số 17.23?17,10 trong hình 17.7, một số các sơ đồ hiển thị ngang hàng mà một phần lấp đầy. Ởtrường hợp khác, không có hàng được hoàn toàn trống. Những đại diện cho hai khác nhauloại mất hiệu quả. Giải thích.17,11 xem xét mô tả đường ống trong hình 14.13b, vẽ lại trong hình 17.24a,với tìm nạp và giải mã giai đoạn bị bỏ qua, đại diện cho thực hiện chủ đề A.Tìm 17.24b minh hoạ thực hiện một thread riêng biệt sinh Trong cả hai trường hợp, một đơn giảnbộ xử lý pipelined được sử dụng.a. Hiển thị một hướng dẫn vấn đề biểu đồ, tương tự như con số 17.7a, cho mỗi haichủ đề.sinh giả định rằng chủ đề của hai là để được thực thi song song trên một phiến tinh thể sự,với mỗi người trong hai bộ vi xử lý trên chip bằng cách sử dụng một đường ống dẫn đơn giản. Hiển thị mộthướng dẫn sơ đồ vấn đề tương tự như hình 28.5 k. Cũng cho thấy một thực hiện đường ốngSơ đồ theo phong cách của con số 17.24.c. giả định một kiến trúc superscalar hai vấn đề. Lặp lại một phần (b) cho một xen kẽđa luồng thực hiện superscalar, giả sử không có dữ liệu quan hệ phụ thuộc.Lưu ý: Có là không có câu trả lời duy nhất; bạn cần phải làm cho các giả định về độ trễvà ưu tiên.d. lặp lại một phần (c) một đa luồng bị chặn thực hiện superscalar.e. lặp lại cho một kiến trúc SMT bốn vấn đề.17,12 các phân đoạn mã sau đây cần phải được thực hiện 64 lần đánh giá cácvector biểu thức số học: D(I) = A(I) + B(I) * C(I) cho 0... Tôi... 63.Tải R1, B(I) > R1 d bộ nhớ (một + I) >Tải R2, C(I) > R2 d bộ nhớ (b + I) >(a) (b) (c) (d)

Kết quả (Việt) 2:

là phần nhỏ của bộ nhớ truy cập được để được hướng dẫn, và fd là phần
của đường bẩn trong bộ nhớ cache dữ liệu giữa các dòng thay thế. Giả sử một chính sách ghi lại
và xác định thời gian truy cập bộ nhớ hiệu quả về các thông số chỉ
được xác định.
b. Bây giờ giả sử một SMP bus trong đó mỗi bộ xử lý có những đặc điểm của
phần (a). Mỗi bộ vi xử lý phải xử lý bộ nhớ cache huỷ bỏ hiệu lực, thêm vào bộ nhớ
đọc và viết. Điều này ảnh hưởng đến thời gian truy cập bộ nhớ hiệu quả. Hãy FINV là phần
tài liệu tham khảo dữ liệu gây ra tín hiệu chấm dứt hiệu lực được gửi đến bộ nhớ cache dữ liệu khác.
Các bộ xử lý gửi tín hiệu yêu cầu t chu kỳ đồng hồ để hoàn tất việc chấm dứt hiệu lực
hoạt động. Bộ vi xử lý khác không tham gia vào các hoạt động chấm dứt hiệu lực.
Xác định thời gian truy cập bộ nhớ hiệu quả.
17.9 gì thay thế tổ chức được đề xuất bởi mỗi hình minh họa trong
Hình 17,23?
17.10 Trong hình 17.7, một số các biểu đồ hiển thị hàng ngang được điền một phần. Trong
trường hợp khác, có những hàng đó là hoàn toàn trống. Những đại diện cho hai khác nhau
các loại mất hiệu quả. Giải thích.
17.11 Xem xét các mô tả đường ống dẫn trong hình 14.13b, được vẽ lại trong hình 17.24a,
với các giai đoạn lấy và giải mã bỏ qua, để đại diện cho việc thực hiện các chủ đề A.
Hình 17.24b minh họa việc thực hiện một chủ đề riêng biệt B. Trong cả hai trường hợp, đơn giản
pipelined xử lý được sử dụng.
a. Hiển thị một sơ đồ hướng dẫn vấn đề, ​​giống như hình 17.7a, cho mỗi của hai
chủ đề.
b. Giả sử rằng hai chủ đề sẽ được thực hiện song song trên một đa chip,
với mỗi người trong hai bộ xử lý trên chip sử dụng một đường ống dẫn đơn giản. Hiển thị một
sơ đồ hướng dẫn vấn đề tương tự như Hình 17.7k. Cũng cho thấy một thực hiện đường ống
sơ đồ theo phong cách của hình 17,24.
c. Giả sử một kiến trúc superscalar hai vấn đề. Lặp lại một phần (b) cho một xen kẽ
thực hiện đa luồng superscalar, giả sử không phụ thuộc dữ liệu.
Lưu ý: Không có câu trả lời duy nhất; bạn cần đưa ra giả định về độ trễ
và ưu tiên.
d. Lặp lại một phần (c) cho một bị chặn thực hiện đa luồng superscalar.
e. Lặp lại cho một kiến trúc SMT bốn vấn đề.
17.12 Các đoạn mã sau đây cần được thực hiện 64 lần cho việc đánh giá các
biểu hiện vector số học: D (I) = A (I) + B (I) * C (I) 0 ... Tôi ... 63.
Tải R1, B (I)> R1 d Memory (a + I)>
tải R2, C (I)> R2 d Memory (b + I)>
(a) (b) (c) (d )