CS2100 Computer Organisationhttp://

CS2100 Computer Organisation
http://www.comp.nus.edu.sg/~cs2100/
Sequential Logic
(AY2014/5 Semester 2)
CS2100 Sequential Logic 2
WHERE ARE WE NOW?
 Number systems and codes
 Boolean algebra
 Logic gates and circuits
 Simplification
 Combinational circuits
 Sequential circuits
 Performance
 Assembly language
 The processor: Datapath and control
 Pipelining
 Memory hierarchy: Cache
 Input/output
Preparation: 2 weeks
Logic Design: 3 weeks
Computer
organisation
CS2100 Sequential Logic 3
SEQUENTIAL LOGIC
 Memory Elements
 Latches: S-R Latch, D Latch
 Flip-flops: S-R flip-flop, D flip-flop, J-K flip-flops,
T flip-flops
 Asynchronous Inputs
 Synchronous Sequential Circuit: Analysis and
Design
 Memory
 Memory Unit
 Read/Write Operations
 Memory Arrays
CS2100 Sequential Logic 4
INTRODUCTION (1/2)
 Two classes of logic circuits
 Combinational
 Sequential
 Combinational Circuit
 Each output depends entirely
on the immediate (present)
inputs.
Combinational
inputs : : Logic : : outputs
 Sequential Circuit
 Each output depends on both
present inputs and state.
Memory
Combinational
inputs : : Logic : : outputs
CS2100 Sequential Logic 5
INTRODUCTION (2/2)
 Two types of sequential circuits:
 Synchronous: outputs change only at specific time
 Asynchronous: outputs change at any time
 Multivibrator: a class of sequential circuits
 Bistable (2 stable states)
 Monostable or one-shot (1 stable state)
 Astable (no stable state)
 Bistable logic devices
 Latches and flip-flops.
 They differ in the methods used for changing their state.
CS2100 Sequential Logic 6
MEMORY ELEMENTS (1/3)
 Memory element: a device which can remember value
indefinitely, or change value on command from its inputs.
command
Memory
element stored value
Q
 Characteristic table:
Command
(at time t) Q(t) Q(t+1)
Set X 1
Reset X 0
Memorise / 0 0
No Change 1 1
Q(t) or Q: current state
Q(t+1) or Q+: next state
CS2100 Sequential Logic 7
MEMORY ELEMENTS (2/3)
 Memory element with clock.
 Clock is usually a square wave.
command
Memory
element stored value
Q
clock
Positive edges Negative edges
Positive pulses
CS2100 Sequential Logic 8
MEMORY ELEMENTS (3/3)
 Two types of triggering/activation
 Pulse-triggered
 Edge-triggered
 Pulse-triggered
 Latches
 ON = 1, OFF = 0
 Edge-triggered
 Flip-flops
 Positive edge-triggered (ON = from 0 to 1; OFF = other time)
 Negative edge-triggered (ON = from 1 to 0; OFF = other time)
Positive edges Negative edges
Positive pulses
CS2100 Sequential Logic 9
S-R LATCH (1/3)
 Two inputs: S and R.
 Two complementary outputs: Q and Q'.
 When Q = HIGH, we say latch is in SET state.
 When Q = LOW, we say latch is in RESET state.
 For active-high input S-R latch (also known as NOR gate
latch)
 R = HIGH and S = LOW  Q becomes LOW (RESET state)
 S = HIGH and R = LOW  Q becomes HIGH (SET state)
 Both R and S are LOW No change in output Q
 Both R and S are HIGH Outputs Q and Q' are both LOW
(invalid!)
 Drawback: invalid condition exists and must be avoided.
CS2100 Sequential Logic 10
S-R LATCH (2/3)
 Active-high input S-R latch:
RS
Q
Q'
S R Q Q'
1 0 1 0 initial
0 0 1 0 (afer S=1, R=0)
0 1 0 1
0 0 0 1 (after S=0, R=1)
1 1 0 0 invalid!
10
01
10
0
01
10
01
0
1
0
SR
Q
Q'
 Block diagram:
CS2100 Sequential Logic 11
S-R LATCH (3/3)
 Characteristic table for active-high input
S-R latch:
S R Q Q'
0 0 NC NC No change. Latch
remained in present state.
1 0 1 0 Latch SET.
0 1 0 1 Latch RESET.
1 1 0 0 Invalid condition.
SR
Q
Q'
S R Q(t+1)
0 0 Q(t) No change
0 1 0 Reset
1 0 1 Set
1 1 indeterminate
Q(t+1) = ?

CS2100 Sequential Logic 12
ACTIVE-LOW S-R LATCH
 (You may skip this slide.)
 What we have seen is active-high input S-R latch.
 There are active-low input S-R latches, where NAND gates are used
instead. See diagram on the left below.
SR
Q
Q'
 In this case,
 when R=0 and S=1, the latch is reset (i.e. Q becomes 0)
 when R=1 and S=0, the latch is set (i.e. Q becomes 1)
 when S=R=1, it is a no-change command.
 when S=R=0, it is an invalid command.
 Sometimes, we use the alternative gate diagram for the NAND gate. See
diagram on the right above. (This appears in more complex latches/flip-flops
in the later slides.)
SR
Q
Q'
(Sometimes, the
inputs are labelled
as S' and R'.)
CS2100 Sequential Logic 13
GATED S-R LATCH
 S-R latch + enable input (EN) and 2 NAND gates  a
gated S-R latch.
SR
Q
Q'
EN
S
EN
R
Q
Q'
 Outputs change (if necessary) only when EN is high.
CS2100 Sequential Logic 14
GATED D LATCH (1/2)
 Make input R equal to S'  gated D latch.
 D latch eliminates the undesirable condition of invalid
state in the S-R latch.
D
EN
Q
Q'
D
Q
Q'
EN
CS2100
Sequential Logic
15
GATED D LATCH (2/2)
 When EN is high,
 D = HIGH  latch is SET
 D = LOW  latch is RESET
 Hence when EN is high, Q “follows” the D (data) input.
 Characteristic table:
When EN=1 , Q(t+1) = ?
EN D Q(t+1)
1 0 0 Reset
1 1 1 Set
0 X Q(t) No change

CS2100 Sequential Logic 16
FLIP-FLOPS (1/2)
 Flip-flops are synchronous bistable devices.
 Output changes state at a specified point on a triggering
input called the clock.
 Change state either at the positive (rising) edge, or at the
negative (falling) edge of the clock signal.
Positive edges Negative edges
Clock signal
CS2100 Sequential Logic 17
FLIP-FLOPS (2/2)
 S-R flip-flop, D flip-flop, and J-K flip-flop.
 Note the “>” symbol at the clock input.
SC R
Q
Q'
DC
Q
Q'
JC K
Q
Q'
Positive edge-triggered flip-flops
SC R
Q
Q'
DC
Q
Q'
JC K
Q
Q'
Negative edge-triggered flip-flops
CS2100 Sequential Logic 18
S-R FLIP-FLOP
 S-R flip-flop: On the triggering edge of the clock pulse,
 R = HIGH and S = LOW  Q becomes LOW (RESET state)
 S = HIGH and R = LOW  Q becomes HIGH (SET state)
 Both R and S are LOW No change in output Q
 Both R and S are HIGH Invalid!
 Characteristic table of positive edge-triggered S-R flipflop:
X = irrelevant (“don’t care”)
 = clock transition LOW to HIGH
S R CLK Q(t+1) Comments
0 0 X Q(t) No change
0 1  0 Reset
1 0  1 Set
1 1  ? Invalid
SC R
Q
Q'
CS2100 Sequential Logic 19
D FLIP-FLOP (1/2)
 D flip-flop: Single input D (data). On the triggering edge
of the clock pulse,
 D = HIGH  Q becomes HIGH (SET state)
 D = LOW  Q becomes LOW (RESET state)
 Hence, Q “follows” D at the clock edge.
 Convert S-R flip-flop into a D flip-flop: add an inverter.
A positive edge-triggered D flipflop formed with an S-R flip-flop.
SC R
Q
Q'
CLK
D
D CLK Q(t+1) Comments
1  1 Set
0  0 Reset
 = clock transition LOW to HIGH
CS2100 Sequential Logic 20
D FLIP-FLOP (2/2)
 Application: Parallel data transfer.
 To transfer logic-circuit outputs X, Y, Z to flip-flops Q1, Q2 and
Q3 for storage.
* After occurrence of negative-going transition
D Q1 = X*
CLK
Q
Q'
D Q2 = Y*
CLK
Q
Q'
D Q3 = Z*
CLK
Q
Q'
Combinational
logic circuit
Transfer
XYZ
CS2100 Sequential Logic 21
J-K FLIP-FLOP (1/2)
 J-K flip-flop: Q and Q' are fed back to the pulse-steering
NAND gates.
 No invalid state.
 Include a toggle state
 J = HIGH and K = LOW  Q becomes HIGH (SET state)
 K = HIGH and J = LOW  Q becomes LOW (RESET state)
 Both J and K are LOW No change in output Q
 Both J and K are HIGH Toggle
CS2100 Sequential Logic 22
J-K FLIP-FLOP (2/2)
 J-K flip-flop circuit:
J
Q
Q'
CLK
Pulse
transition
detector
K
 Characteristic table:
J K CLK Q(t+1) Comments
0 0  Q(t) No change
0 1  0 Reset
1 0  1 Set
1 1  Q(t)' Toggle
Q J K Q(t+1)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
Q(t+1) = ?

CS2100 Sequential Logic 23
T FLIP-FLOP
 T flip-flop: Single input version of the J-K flip-flop, formed
by tying both inputs together.
 Characteristic table:
T
Q
Q'
CLK
Pulse
transition
detector
JC K
Q
Q'
CLK
T
T CLK Q(t+1) Comments
0  Q(t) No change
1  Q(t)' Toggle
Q T Q(t+1)
0 0 0
0 1 1
1 0 1
1 1 0
Q(t+1) = ?

CS2100 Sequential Logic 24
ASYNCHRONOUS INPUTS (1/2)
 S-R, D and J-K inputs are synchronous inputs, as data
on these inputs are transferred to the flip-flop’s output
only on the triggered edge of the clock pulse.
 Asynchronous inputs affect the state of the flip-flop
independent of the clock; example: preset (PRE) and
clear (CLR) [or direct set (SD) and direct reset (RD)].
 When PRE=HIGH, Q is immediately set to HIGH.
 When CLR=HIGH, Q is immediately cleared to LOW.
 Flip-flop in normal operation mode when both PRE and
CLR are LOW.
CS2100 Sequential Logic 25
ASYNCHRONOUS INPUTS (2/2)
 A J-K flip-flop with active-low PRESET and CLEAR
asynchronous inputs.
J
Q
Q'
CLK
Pulse
transition
detector
K
PRE
CLR
JC K
Q
Q'
PRE
CLR
PRE
CLR
CLK
Q
J = K = HIGH Preset Toggle Clear
CS2100 Sequential Logic 26
SYNCHRONOUS SEQUENTIAL
CIRCUITS
 Building blocks: logic gates and flip-flops.
 Flip-flops make up the memory while the gates
form one or more combinational sub-circuits.
 We have discussed S-R flip-flop, J-K flip-flop, D
flip-flop and T flip-flop.
CS2100 Sequential Logic 27
FLIP-FLOP CHARACTERISTIC
TABLES
 Each type of flip-flop has its own behaviour,
shown by its characteristic table.
S R Q(t+1) Comments
0 0 Q(t) No change
0 1 0 Reset
1 0 1 Set
1 1 ? Unpredictable
J K Q(t+1) Comments
0 0 Q(t) No change
0 1 0 Reset
1 0 1 Set
1 1 Q(t)' Toggle
T Q(t+1)
0 Q(t) No change
1 Q(t)' Toggle
D Q(t+1)
0 0 Reset
1 1 Set
CS2100 Sequential Logic 28
SEQUENTIAL CIRCUITS: ANALYSIS (1/7)
 Given a sequential circuit diagram, we can
analyze its behaviour by deriving its state table
and hence its state diagram.
 Requires state equations to be derived for the
flip-flop inputs, as well as output functions for the
circuit outputs other than the flip-flops (if any).
 We use A(t) and A(t+1) (or simply A and A+) to
represent the present state and next state,
respectively, of a flip-flop represented by A.
CS2100 Sequential Logic 29
SEQUENTIAL CIRCUITS: ANALYSIS (2/7)
 Example using D flip-flops
State equations:
A+ = A∙x + B∙x

Kết quả (Việt) 2:

CS2100 Tổ chức Computer
http://www.comp.nus.edu.sg/~cs2100/
Sequential logic
(AY2014 / 5 Học kỳ 2)
CS2100 Sequential Logic 2
ĐÂU LÀ CHÚNG TÔI BÂY GIỜ?
 hệ thống số và mã
 đại số Boolean
cửa  Logic và mạch
 Đơn giản hoá
 mạch tổ hợp
 mạch dãy
 Performance
ngôn ngữ  hội
 Bộ xử lý: đường dữ liệu và kiểm soát
 Pipelining
hệ thống phân cấp  Memory: Cache
 Input / output
Chuẩn bị: 2 tuần
logic Thiết kế: 3 tuần
Computer
tổ chức
CS2100 Sequential logic 3
LOGIC tuần tự
 Memory Elements
 Chốt: Latch SR, D Latch
 Flip-flops: SR flip-flop, D flip-flop, JK flip-flops,
T flip-flops
 Asynchronous Đầu vào
 Synchronous Sequential Circuit: Phân tích và
Thiết kế
 Memory
 Memory Unit
 Đọc / Viết Hoạt động
 Memory Arrays
CS2100 Sequential logic 4
GIỚI THIỆU (1/2)
 Hai lớp học của các mạch logic
tổ hợp 
 Sequential
 tổ hợp Circuit
 Mỗi đầu ra phụ thuộc hoàn toàn
vào (hiện tại) ngay
đầu vào.
tổ hợp
đầu vào:: Logic: : kết quả đầu ra
 Sequential Circuit
 Mỗi đầu ra phụ thuộc vào cả hai
yếu tố đầu vào hiện tại và nhà nước.
Memory
tổ hợp
đầu vào:: Logic:: kết quả đầu ra
CS2100 Sequential logic 5
GIỚI THIỆU (2/2)
 Hai loại mạch tuần tự:
 đồng bộ: đầu ra chỉ thay đổi ở cụ thể Hiện
 không đồng bộ: kết quả đầu ra thay đổi bất cứ lúc nào
 multivibrator: một lớp học của các mạch tuần tự
 ổn định kép (2 trạng thái ổn định)
 đơn ổn hay one-shot (1 trạng thái ổn định)
 astable (không có trạng thái ổn định)
 thiết bị logic ổn định kép
 chốt và flip . -flops
 Chúng khác nhau trong các phương pháp được sử dụng để thay đổi trạng thái của họ.
CS2100 Sequential logic 6
TỐ NHỚ (1/3)
 tố Memory: một thiết bị mà có thể nhớ giá trị
. vô thời hạn, hoặc thay đổi giá trị theo mệnh lệnh từ đầu vào của
lệnh
Memory
tố lưu trữ giá trị
Q
 bảng Đặc điểm:
Lệnh
(tại thời điểm t) Q (t) Q (t + 1)
Đặt X 1
X 0 Đặt lại
Memorise / 0 0
Không có thay đổi 1 1
Q (t) hoặc Q: trạng thái hiện
Q (t + 1) hoặc Q +: trạng thái tiếp theo
CS2100 Sequential Logic 7
TỐ NHỚ (2/3)
.  tố Memory với đồng hồ
.  Clock thường là một làn sóng vuông
lệnh
Memory
yếu tố được lưu trữ giá trị
Q
đồng hồ
tích cực cạnh mép âm
dương xung
CS2100 Sequential Logic 8
NHỚ YẾU TỐ (3/3)
 Hai loại kích hoạt / kích hoạt
 xung kích hoạt
 Edge-kích hoạt
 xung kích hoạt
 Van kéo
 ON = 1, OFF = 0
 Edge-kích hoạt
 Flip-flops
 Positive cạnh kích hoạt (ON = 0-1; OFF = thời gian khác)
 Negative cạnh-kích hoạt (ON = 1-0; OFF = thời gian khác)
Tích cực cạnh mép âm
dương xung
CS2100 Sequential logic 9
SR LATCH (1/3)
 Hai yếu tố đầu vào: S và R.
 Hai kết quả đầu ra bổ sung:. Q và Q '
 Khi Q = HIGH, chúng ta nói chốt là ở trạng thái SET.
 Khi Q = LOW, chúng ta nói chốt là ở trạng thái RESET.
 Đối với hoạt động cao chốt SR đầu vào (còn được gọi là cổng NOR
chốt)
 R = HIGH và S = LOW  Q trở thành LOW (Đặt lại nhà nước)
 S = HIGH và R = LOW  Q trở thành HIGH (trạng thái SET)
 Cả R và S là thay đổi No LOW trong đầu ra Q
 Cả R và S là HIGH Outputs Q và Q 'là cả LOW
(không hợp lệ!)
 Nhược điểm: điều kiện hợp lệ tồn tại và phải được tránh.
CS2100 Sequential logic 10
SR LATCH (2/3)
 Active-cao đầu vào SR chốt:
RS
Q
Q '
SRQ Q '
1 0 1 0 ban đầu
0 0 1 0 (afer S = 1, R = 0)
0 ​​1 0 1
0 0 0 1 (sau khi S = 0, R = 1)
1 1 0 0 không hợp lệ!
10
01
10
0
01
10
01
0
1
0
SR
Q
Q '
 Sơ đồ khối:
CS2100 Sequential logic 11
SR LATCH (3/3)
 bảng đặc trưng cho hoạt động đầu vào cao
SR chốt:
SRQ Q '
0 0 NC NC Không có sự thay đổi. Chốt
vẫn trong trạng thái hiện tại.
1 0 1 0 Latch SET.
0 1 0 1 Reset Latch.
1 1 0 0 điều kiện không hợp lệ.
SR
Q
Q '
SRQ (t + 1)
0 0 Q (t) Không thay đổi
0 1 0 Thiết lập lại
1 0 1 Set
1 1 không xác định
Q (t + 1) =?

CS2100 Sequential logic 12
ACTIVE-LOW LATCH SR
 (Bạn có thể bỏ qua slide này.)
hoạt động cao chốt SR đầu vào  Những gì chúng ta đã thấy là.
 Có hoạt động chốt SR đầu vào rẻ, nơi cổng NAND được sử dụng
để thay thế. Xem sơ đồ bên trái dưới đây.
SR
Q
Q '
 Trong trường hợp này,
 khi R = 0 và S = 1, các chốt được đặt lại (tức là Q trở thành 0)
 khi R = 1 và S = 0, các chốt được thiết lập (tức là Q sẽ trở thành 1)
 khi S = R = 1, nó là một lệnh không thay đổi.
 khi S = R = 0, nó là một lệnh không hợp lệ.
 Đôi ​​khi, chúng ta sử dụng sơ đồ cổng thay thế cho cổng NAND. Xem
sơ đồ bên phải ở trên. (Điều này có vẻ phức tạp hơn trong chốt / flip-flops
trong slide sau).
SR
Q
Q '
(Đôi khi, các
yếu tố đầu vào được dán nhãn
là S 'và R'.)
CS2100 Sequential logic 13
gated SR LATCH
 SR chốt + cho phép đầu vào ( EN) và 2 cổng NAND  một
chốt SR gated.
SR
Q
Q '
EN
S
EN
R
Q
Q '
 Kết quả đầu ra thay đổi (nếu cần thiết) chỉ khi EN là cao.
CS2100 Sequential logic 14
gated D LATCH (1/2)
 Làm đầu vào R bằng S ' gated D chốt.
 D chốt giúp loại bỏ tình trạng không mong muốn của không hợp lệ
nhà nước tại các chốt SR.
D
EN
Q
Q '
D
Q
Q '
EN
CS2100
Sequential logic
15
gated D LATCH (2/2)
 Khi EN là cao,
 D = HIGH  chốt được SET
 D = LOW  chốt là đặt lại
 Do đó khi EN là cao, Q "sau" D (dữ liệu) đầu vào.
 bảng Đặc điểm:
Khi EN = 1, Q (t 1) =?
EN DQ (t + 1)
1 0 0 Đặt lại
1 1 1 Set
0 XQ (t) Không thay đổi

CS2100 Sequential logic 16
FLIP-FLOPS (1/2)
 Flip-flops là các thiết bị đồng bộ ổn định kép.
 thay đổi sản lượng của nhà nước tại một điểm xác định trên một kích hoạt
đầu vào được gọi là đồng hồ.
 Thay đổi trạng thái hoặc là ở cực dương (tăng) cạnh, hoặc tại
tiêu cực (giảm) cạnh của tín hiệu đồng hồ.
Positive cạnh mép âm
Đồng hồ tín hiệu
CS2100 Sequential logic 17
FLIP-FLOPS (2/2)
 SR flip-flop, D flip-flop, và JK flip-flop.
 Lưu ý các ">" biểu tượng ở đầu vào đồng hồ.
SC R
Q
Q '
DC
Q
Q '
JC K
Q
Q "
Tích cực cạnh kích hoạt flip-flops
SC R
Q
Q '
DC
Q
Q '
JC K
Q
Q '
tiêu cực cạnh kích hoạt flip-flops
CS2100 Sequential logic 18
SR FLIP-FLOP
 SR flip-flop: Trên cạnh kích hoạt của đồng hồ xung,
 R = HIGH và S = LOW  Q trở thành LOW (Đặt lại nhà nước)
 S = HIGH và R = LOW  Q trở thành HIGH (trạng thái SET)
 Cả R và S là thay đổi No LOW trong đầu ra Q
 Cả R và S là HIGH Invalid!
 bảng đặc trưng của dương flipflop SR cạnh-kích hoạt:
X = không thích hợp ("không quan tâm")
 = đồng hồ chuyển LOW để CAO
SR CLK Q (t + 1) Bình luận
0 0 XQ (t ) Không có thay đổi
0 0 1  Thiết lập lại
1 0  1 Set
1 1 ? Không hợp lệ
SC R
Q
Q '
CS2100 Sequential logic 19
D FLIP-FLOP (1/2)
 D flip-flop: Single đầu vào D (dữ liệu). Trên cạnh kích hoạt
của xung đồng hồ,
 D = HIGH  Q trở thành HIGH (trạng thái SET)
 D = LOW  Q trở thành LOW (Đặt lại nhà nước)
 Do đó, Q "sau" D ở cạnh đồng hồ.
 Chuyển đổi SR flip -flop vào một D flip-flop. thêm một biến tần
. A D flipflop cạnh-kích hoạt tích cực hình thành với một SR flip-flop
SC R
Q
Q '
CLK
D
D CLK Q (t + 1) Nhận xét
​​1  1 Set
0  0 Thiết lập lại
 = chuyển đổi đồng hồ để LOW HIGH
CS2100 Sequential logic 20
D FLIP-FLOP (2/2)
 Ứng dụng:. truyền dữ liệu song song
 Để chuyển đầu ra logic mạch X, Y, Z để flip-flops Q1, Q2 và
Q3 để lưu trữ.
* Sau khi xảy ra tiêu cực đang diễn ra quá trình chuyển đổi
D Q1 = X *
CLK
Q
Q '
D Q2 = Y *
CLK
Q
Q '
D Q3 = Z *
CLK
Q
Q '
tổ hợp
mạch logic
Chuyển
XYZ
CS2100 Sequential logic 21
JK FLIP- FLOP (1/2)
 JK flip-flop: Q và Q 'được đưa trở lại xung-lăng
. cổng NAND
.  Không có nhà nước không hợp lệ
 Bao gồm một nhà nước chuyển đổi
 J = HIGH và K = LOW  Q trở thành HIGH ( SET nhà nước)
 K = HIGH và J = LOW  Q trở thành LOW (Đặt lại nhà nước)
 Cả J và K là thay đổi No LOW trong đầu ra Q
 Cả J và K là HIGH Toggle
CS2100 Sequential logic 22
JK flip-flop ( 2/2)
 mạch JK flip-flop:
J
Q
Q '
CLK
Xung
chuyển
dò
K
 bảng Đặc điểm:
JK CLK Q (t + 1) Bình luận
0 0  Q (t) Không thay đổi
0 0 1  Thiết lập lại
1 0  1 Set
1 1  Q (t) "Toggle
Q JKQ (t + 1)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
Q (t + 1) =?

CS2100 Sequential logic 23
T FLIP-FLOP
 T flip-flop: Độc phiên bản đầu vào của JK flip-flop, được hình thành
. bằng cách buộc cả hai yếu tố đầu vào với nhau
 bảng Đặc điểm:
T
Q
Q '
CLK
Xung
chuyển
dò
JC K
Q
Q '
CLK
T
T CLK Q (t + 1) Bình luận
0  Q (t) Không có thay đổi
1  Q (t) "Toggle
Q TQ (t + 1)
0 0 0
0 1 1
1 0 1
1 1 0
Q (t + 1) =?

CS2100 Sequential logic 24
Asynchronous ĐẦU VÀO (1/2)
 SR, D và JK đầu vào là yếu tố đầu vào đồng bộ, như dữ liệu
về các yếu tố đầu vào được chuyển giao cho đầu ra của flip-flop của
chỉ trên kích hoạt cạnh của xung đồng hồ.
 đầu vào không đồng bộ ảnh hưởng đến trạng thái của flip-flop
độc lập của đồng hồ; Ví dụ: cài đặt trước (PRE) và
rõ ràng (CLR) [hoặc bộ trực tiếp (SD) và thiết lập lại trực tiếp (RD)].
 Khi PRE = HIGH, Q là ngay lập tức thiết lập để HIGH.
 Khi CLR = HIGH, Q là ngay lập tức bị giải tỏa để LOW.
 Flip-flop trong chế độ hoạt động bình thường khi cả hai PRE và
CLR là LOW.
CS2100 Sequential logic 25
Asynchronous ĐẦU VÀO (2/2)
 Một JK flip-flop với PRESET hoạt động thấp và CLEAR
đầu vào không đồng bộ.
J
Q
Q '
CLK
xung
chuyển
dò
K
PRE
CLR
JC K
Q
Q '
PRE
CLR
PRE
CLR
CLK
Q
J = K = HIGH Preset Chuyển chế độ rõ ràng
CS2100 Sequential logic 26
tuần tự đồng bộ
MẠCH
 Xây dựng khối:. cổng logic và flip-flops
 Flip-flops, tạo nên bộ nhớ trong khi các cửa
thành một hoặc nhiều tổ hợp tiểu mạch.
 Chúng tôi đã thảo luận SR flip-flop, JK flip-flop, D
flip-flop và T flip-flop.
CS2100 Sequential logic 27
FLIP-FLOP TÍNH
BẢNG
 Mỗi loại flip-flop có hành vi riêng của mình,
thể hiện qua bảng đặc trưng của nó.
SRQ (t + 1) Bình luận
0 0 Q (t) Không thay đổi
0 1 0 Thiết lập lại
1 0 1 Set
1 1? Không thể đoán trước
J KQ (t + 1) Bình luận
0 0 Q (t) Không thay đổi
0 1 0 Thiết lập lại
1 0 1 Set
1 1 Q (t) "Toggle
TQ (t + 1)
0 Q (t) Không có thay đổi
1 Q (t ) "Toggle
DQ (t + 1)
0 0 Đặt lại
1 1 Set
CS2100 Sequential logic 28
MẠCH tuần tự: PHÂN TÍCH (1/7)
 Cho một sơ đồ mạch tuần tự, chúng ta có thể
phân tích hành vi của nó bằng cách bắt nguồn bảng trạng thái của nó
và do đó sơ đồ trạng thái của nó .
 Yêu cầu phương trình nhà nước được bắt nguồn cho các
yếu tố đầu vào flip-flop, cũng như chức năng đầu ra cho các
kết quả đầu ra mạch khác với flip-flops (nếu có).
 Chúng tôi sử dụng A (t) và A (t + 1) ( hay chỉ đơn giản là A và A +) để
đại diện cho nhà nước nhà nước và tiếp theo hiện nay,
tương ứng, một flip-flop đại diện bởi A.
CS2100 Sequential logic 29
MẠCH tuần tự: PHÂN TÍCH (2/7)
 Ví dụ sử dụng D flip-flops
phương trình Nhà nước:
A + = A ∙ x + B ∙ x