ACSELERATORArchitect provides a Gra

ACSELERATORArchitect provides a Graphical User Interface (GUI) for
engineers to select, edit, and create IEC 61850 GOOSE messages important
for substation protection, coordination, and control schemes. Typically, the
user first places icons representing IEDs in a substation container, then edits
the outgoing GOOSE messages or creates new ones for each IED. The
engineer can also select incoming GOOSE messages for each IED to receive
from any other IEDs in the domain. ACSELERATORArchitect has the
capability to read other manufacturers’ ICD and CID files, enabling the user to
map the data seamlessly into SEL IED logic. See the ACSELERATORArchitect
online help for more information.
Reclose Supervision Logic—Reclose Supervision Logic describes the logic
that supervises automatic reclosing when an open-interval time times
out: a final condition check right before the close logic asserts the
close output.
Reclosing Relay Logic—This subsection describes the remaining reclosing
relay settings and logic needed for automatic reclosing. The reclose
enable setting, E79, has setting choices N, 1, 2, 3, and 4. The default
setting E79 = N defeats the reclosing relay. Setting choices 1–4 are the
number of desired automatic reclosures.
The pickup and dropout operation of Relay Word bit 52A is affected by the
Global debounce timer setting IN101D, and the dropout operation is
additionally affected by the 0.5 cycle timer shown in Figure 6.2.
ULCL(unlatch close conditions, other than circuit breaker status, close
failure, or reclose initiation)
SELOGICcontrol equation setting ULCL is set with the TRIP Relay Word bit.
This prevents the CLOSE Relay Word bit from being asserted any time the
TRIP Relay Word bit is asserted (TRIP takes priority). See Trip Logic on
page 5.1.
SELOGICcontrol equation setting 52A is set as shown in Breaker Status Logic
on page 6.2. The resulting 52A Relay Word bit is asserted when the circuit
breaker is closed. When 52A is asserted, the CLOSE Relay Word bit is
deasserted to logical 0.
With setting CFD = 60.00 cycles, once the CLOSE Relay Word bit asserts, it
remains asserted at logical 1 no longer than 60 cycles. If the Close Failure
Timer times out, Relay Word bit CF asserts, forcing the CLOSE Relay Word
bit to logical 0

Kết quả (Việt) 1:

ACSELERATORArchitect cung cấp một giao diện người dùng đồ họa (GUI) cho các kỹ sư để chọn, chỉnh sửa và tạo IEC 61850 NGỖNG thông điệp quan trọng để bảo vệ trạm biến áp, phối hợp, và chương trình điều khiển. Thông thường, các người dùng đầu tiên đặt biểu tượng đại diện cho IED trong một thùng chứa trạm biến áp, sau đó chỉnh sửa NGỖNG gửi đi tin nhắn hoặc tạo ra những cái mới cho mỗi IED. Các kỹ sư cũng có thể chọn các NGỖNG tin nhắn cho mỗi IED để nhận được từ bất kỳ IED khác thuộc phạm vi. ACSELERATORArchitect có các khả năng đọc các nhà sản xuất ICD và CID tác phẩm, cho phép người dùng bản đồ các dữ liệu liên tục vào SEL IED logic. Xem ACSELERATORArchitect Trợ giúp trực tuyến cho biết thêm thông tin.Reclose giám sát Logic-Reclose giám sát Logic mô tả logic mà giám sát tự động reclosing khi một lần mở-khoảng thời gian ra: một kiểm tra tình trạng cuối cùng ngay trước khi logic gần khẳng định các đóng đầu ra.Reclosing Relay Logic — tiểu mục này mô tả các còn lại reclosing thiết đặt chuyển tiếp và logic cần thiết cho tự động reclosing. Reclose kích hoạt tính năng thiết lập, E79, đã thiết lập sự lựa chọn N, 1, 2, 3 và 4. Mặc định thiết lập E79 = N đánh bại chuyển tiếp reclosing. Thiết đặt lựa chọn 1-4 là các số lượng mong muốn tự động reclosures.Pickup và dropout hoạt động chuyển tiếp từ bit 52A bị ảnh hưởng bởi các Bộ đếm thời gian toàn cầu debounce thiết IN101D, và hoạt động dropout là Ngoài ra bị ảnh hưởng bởi bộ đếm thời gian cách 0.5 chu kỳ hiển thị trong hình 6.2.ULCL (unlatch điều kiện chặt chẽ, khác hơn so với tình trạng ngắt mạch, đóng thất bại, hoặc bắt đầu reclose)Phương trình SELOGICcontrol cài đặt ULCL được thiết lập với chút chuyến đi tiếp sức từ. Điều này ngăn chặn từ chuyển tiếp gần bit từ đang được khẳng định bất kỳ lúc nào các Chuyến đi tiếp sức từ chút khẳng định (chuyến đi mất ưu tiên). Xem chuyến đi Logic trên Trang 5.1.Thiết lập phương trình SELOGICcontrol 52A được thiết lập như minh hoạ trong Breaker tình trạng Logic trên trang 6.2. Kết quả 52A chuyển tiếp từ bit khẳng định khi các mạch Máy cắt được đóng lại. Khi 52A khẳng định, đóng chuyển tiếp từ bit là deasserted hợp lý 0.Với thiết lập CFD = 60,00 chu kỳ, một khi các bit đóng chuyển tiếp từ khẳng định, nó vẫn còn v.v. ở hợp lý 1 không còn hơn 60 chu kỳ. Nếu thất bại gần Bộ đếm thời gian lần ra, chuyển tiếp từ chút CF khẳng định, buộc chặt chẽ chuyển tiếp từ bit 0 hợp lý

Kết quả (Việt) 2:

ACSELERATORArchitect cung cấp một giao diện người dùng đồ họa (GUI) cho
các kỹ sư để chọn, chỉnh sửa và tạo IEC 61850 tin nhắn GOOSE quan trọng
để bảo vệ trạm biến áp, sự phối hợp và đề án kiểm soát. Thông thường, những
người sử dụng đầu tiên đặt các biểu tượng đại diện cho IED trong một container trạm biến áp, sau đó chỉnh sửa
các thông GOOSE đi hoặc tạo ra những cái mới cho mỗi IED. Các
kỹ sư cũng có thể chọn các tin nhắn GOOSE đến cho mỗi IED để nhận được
từ bất kỳ IED khác trong miền. ACSELERATORArchitect có
khả năng đọc ICD nhà sản xuất khác và các tập tin CID, cho phép người sử dụng để
lập bản đồ các dữ liệu liên tục vào SEL IED logic. Xem các ACSELERATORArchitect
trợ giúp trực tuyến để biết thêm thông tin.
Reclose Giám sát Logic-Reclose Giám sát logic mô tả logic
rằng giám sát tự động đóng lặp lại khi một mở khoảng thời gian
ra: một kiểm tra điều kiện cuối cùng ngay trước khi logic chặt chẽ khẳng định
sản lượng gần.
Đóng lặp lại relay Logic- Phần này mô tả các đóng lặp còn lại
các thiết lập chuyển tiếp và logic cần thiết để đóng lặp lại tự động. Các reclose
kích hoạt thiết lập, E79, đã thiết lập lựa chọn N, 1, 2, 3 và 4. Các mặc định
thiết lập E79 = N đánh bại các relay đóng lặp lại. Thiết lập các lựa chọn 1-4 là các
số reclosures tự động mong muốn.
Các pickup và học sinh bỏ học hoạt động của relay Lời bit 52A bị ảnh hưởng bởi các
bộ đếm thời gian trễ toàn cầu thiết lập IN101D, và các hoạt động học sinh bỏ học đang
bị ảnh hưởng thêm của bộ đếm thời gian 0,5 chu kỳ thể hiện trong hình 6.2.
ULCL (mở chốt cửa ra điều kiện gần gũi, khác với tình trạng ngắt mạch, gần
thất bại, hoặc reclose khởi)
SELOGICcontrol thiết ULCL phương trình được thiết lập với các TRIP relay Lời bit.
Điều này ngăn cản các CLOSE relay Lời bit từ được khẳng định bất kỳ thời gian
TRIP relay Lời bit là khẳng định (TRIP được ưu tiên). Xem logic chuyến đi trên
trang 5.1.
SELOGICcontrol phương trình thiết 52A được thiết lập như trong đập vỡ Status logic
trên trang 6.2. Kết quả là bit 52A relay Word được khẳng định khi các mạch
ngắt được đóng lại. Khi 52A được khẳng định, các CLOSE relay Lời bit được
deasserted để logic 0.
Với thiết CFD = 60.00 chu kỳ, một khi CLOSE relay Lời chút khẳng định, nó
vẫn được khẳng định ở logic 1 không quá 60 vòng. Nếu Đóng Không
hẹn giờ lần ra, Relay Lời cắn CF khẳng định, buộc các CLOSE relay Lời
bit logic 0