circuits can be solved by implement

circuits can be solved by implementing our new row decoder
circuit.
IV. 90-NM 512-KB SRAM MACRO
We designed a 512-Kb SRAM macro in 90-nm technology to
verify the proposed leakage reduction techniques. Fig. 10 shows
a microphotograph of the SRAM macro. The pMOS clamp transistors
and the nMOS switches for our replica scheme are inserted
between the memory cell arrays. The bias generators are
located at the left and right of side of the memory cell arrays. The
row decoder circuits with our proposed techniques are located at
the center of the macro. The conventional power gating scheme
is also implemented in the peripheral circuits. The macro size is
0.837 mm and the area overhead with the proposed techniques
is less than something by 10%. As shown in Fig. 10, each cell
array on the left and right side of the row decoder is divided into
four mats to insert the VSSC clamp and switch transistors. These
array divisions cause area overhead of 6%, but the divisions are
for a special test mode and not necessary just for supporting the
sleep mode. The bias generator results in area overhead of 3%
owing to the long polysilicon wires for the resistors to make the
impedance high enough. The area overhead by the power gating
scheme in row decoder and peripheral circuits is less than 1%.

Kết quả (Việt) 1:

mạch có thể được giải quyết bằng việc thực hiện các bộ giải mã hàng mới của chúng tôiMạch.IV. 90-NM 512 KB SRAM VĨ MÔChúng tôi thiết kế một vĩ mô SRAM 512 Kb trong 90-nm công nghệ đểkiểm tra kỹ thuật giảm rò rỉ được đề xuất. Hình 10 cho thấymột microphotograph SRAM macro. Các pMOS kẹp bóng bán dẫnvà các thiết bị chuyển mạch nMOS cho chúng tôi bản sao chương trình được chèn vàogiữa bộ nhớ cho mảng di động. Máy phát điện thiên vịnằm ở phía bên trái và bên phải của mặt của mảng di động của bộ nhớ. Cáchàng bộ giải mã mạch với các kỹ thuật được đề xuất của chúng tôi được đặt tạiTrung tâm vĩ mô. Đề án gating sức mạnh thông thườngcũng được thực hiện ở các mạch ngoại vi. Kích thước vĩ mô0.837 mm và khu vực trên không với các kỹ thuật được đề xuấtlà ít hơn so với một cái gì đó bằng 10%. Như minh hoạ trong hình 10, mỗi tế bàomảng bên trái và bên phải của các bộ giải mã hàng được chia thànhbốn thảm để chèn VSSC kẹp và chuyển bóng bán dẫn. Nhữnggây ra mảng phân tích chi phí 6%, nhưng các đơn vịcho một chế độ đặc biệt thử nghiệm và không cần thiết chỉ để hỗ trợ cácchế độ ngủ. Máy phát điện thiên vị kết quả trong lá trên cao của 3%do dây dài polysilicon cho điện trở để thực hiện cáctrở kháng đủ cao. Các khu vực trên không bằng điện gatingCác chương trình trong bộ giải mã hàng và thiết bị ngoại vi mạch là ít hơn 1%.

Kết quả (Việt) 2:

mạch có thể được giải quyết bằng cách thực hiện mới giải mã hàng của chúng tôi
mạch.
IV. 90-NM 512-KB SRAM MACRO
Chúng tôi thiết kế một SRAM vĩ mô 512 Kb trong công nghệ 90-nm để
xác minh các kỹ thuật giảm rò rỉ đề xuất. Sung. 10 cho thấy
một microphotograph của vĩ mô SRAM. Các pMOS kẹp transistor
và nMOS chuyển cho chương trình bản sao của chúng tôi được chèn vào
giữa các mảng tế bào bộ nhớ. Các máy phát điện thiên vị được
đặt ở bên trái và bên phải của bên của các mảng tế bào bộ nhớ. Các
mạch giải mã hàng với các kỹ thuật đề xuất của chúng tôi được đặt tại
trung tâm của các vĩ mô. Chế độ năng lượng gating thông thường
cũng được thực hiện trong các mạch ngoại vi. Các kích thước vĩ mô là
0,837 mm và trên không khu vực với các kỹ thuật đề xuất
là ít hơn so với một cái gì đó bằng 10%. Như thể hiện trong hình. 10, mỗi tế bào
mảng ở phía bên trái và bên phải của các bộ giải mã hàng được chia thành
bốn thảm để chèn kẹp VSSC và chuyển transistor. Những
bộ phận mảng gây ra khu vực trên cao của 6%, nhưng những đơn vị được
cho một chế độ kiểm tra đặc biệt và không cần thiết chỉ để hỗ trợ các
chế độ ngủ. Kết quả phát thiên vị trong khu vực trên cao 3%
do các dây polysilicon dài cho các điện trở để làm cho
trở kháng đủ cao. Các phí khu vực do lực gating
chương trình trong bộ giải mã hàng và mạch ngoại vi là ít hơn 1%.