While độ trễ truy cập DRAM về cơ bả

While độ trễ truy cập DRAM về cơ bản been giới hạn bởi all mảng DRAM, DRAM have bandwidth tiềm năng much cao vì each of read error actually is one hàng ngàn nhiều bit. Để thực hiện nhiều băng thông this builtin cho người dùng, one đôi dữ liệu tỷ lệ giao diện have been phát triển. This used commands tương tự, accepting once for each of chu kỳ, but read or viết hai từ database for each of chu kỳ đồng hồ. Giao diện DDR hoàn thành this bằng cách read and save data to both the Augmented cao and rơi xuống cạnh of signals đồng hồ. Ngoài ra, of some changes to nhỏ thời gian giao diện SDR have been implemented in nhận thức muộn màng, and cung cấp điện áp từ 3,3 diminished xuống còn 2,5 V. Kết quả là, DDR SDRAM is incompatible with the ngược SDR SDRAM .

Kết quả (Việt) 1:

Trong khi độ trễ truy cập DRAM về cơ bản là giới hạn bởi tất cả mảng DRAM, DRAM có băng thông tiềm năng nhiều vì Tào mỗi đọc lỗi thực sự là một trong những hàng ngàn nhiều bit. Để thực hiện nhiều băng thông này builtin cho người dùng, một đôi dữ suất tỷ lệ giao diện đã là phát triển. Điều này sử dụng các lệnh tương tự, việc chấp nhận một lần cho mỗi chu kỳ, nhưng đọc hoặc Matrix Hải từ cơ sở dữ liệu cho mỗi chu kỳ đồng hồ. Giao diện DDR hoàn thành này bằng cách đọc và lưu dữ liệu vào cả tăng cường cao và rơi xuống cạnh của tín hiệu đồng hồ. Ngoài ra, một số thay đổi nhỏ thời gian giao diện SDR đã được thực hiện trong nhận ngữ muộn màng, và cung cấp điện áp từ 3,3 giảm xuống còn 2,5 V. Kết tên là, DDR SDRAM là không tương thích với ngược SDR SDRAM.

Kết quả (Việt) 2:

Trong khi độ trễ truy cập DRAM về cơ bản được giới hạn bởi tất cả các mãng DRAM, DRAM có băng thông tiềm năng nhiều cáo vi mỗi lỗi đọc thực sự là một trong hàng ngàn nhiều bit. Để thực hiện nhiều băng thông này dựng sẵn cho người dùng, một đôi dữ liệu tỷ lệ giao diện đã được phát triển. Điều này sử dụng các lệnh tương tư, chấp nhận một lần cho mỗi chu kỳ, nhưng đọc hoặc cơ sở dữ liệu viết hai từ cho mỗi chu kỳ đồng hồ. Giao diện DDR hoàn thành bằng này cách đọc và lưu dữ liệu cho cả Augmented cao và cạnh xuống rơi của tín hiệu đồng hồ. Ngoài ra, trong một số thay đổi nhỏ thời gian giao diện SDR đã được thực hiện trong nhận thức muộn màng, và cung cấp điện áp từ 3,3 giảm xuống còn 2,5 V. Kết quả là, DDR SDRAM là không tương thích với các ngược SDR SDRAM.