The QPI is an element of a system a

The QPI is an element of a system architecture that Intel calls the QuickPath architecture that implements what Intel calls QuickPath technology.[10] In its simplest form on a single-processor motherboard, a single QPI is used to connect the processor to the IO Hub (e.g., to connect an Intel Core i7 to an X58). In more complex instances of the architecture, separate QPI link pairs connect one or more processors and one or more IO hubs or routing hubs in a network on the motherboard, allowing all of the components to access other components via the network. As with HyperTransport, the QuickPath Architecture assumes that the processors will have integrated memory controllers, and enables a non-uniform memory access (NUMA) architecture.

Each QPI comprises two 20-lane point-to-point data links, one in each direction (full duplex), with a separate clock pair in each direction, for a total of 42 signals. Each signal is a differential pair, so the total number of pins is 84. The 20 data lanes are divided onto four "quadrants" of 5 lanes each. The basic unit of transfer is the 80-bit "flit", which is transferred in two clock cycles (four 20 bit transfers, two per clock.) The 80-bit "flit" has 8 bits for error detection, 8 bits for "link-layer header," and 64 bits for data. QPI bandwidths are advertised by computing the transfer of 64 bits (8 bytes) of data every two clock cycles in each direction.[7]

Although the initial implementations use single four-quadrant links, the QPI specification permits other implementations. Each quadrant can be used independently. On high-reliability servers, a QPI link can operate in a degraded mode. If one or more of the 20+1 signals fails, the interface will operate using 10+1 or even 5+1 remaining signals, even reassigning the clock to a data signal if the clock fails.[7] The initial Nehalem implementation used a full four-quadrant interface to achieve 25.6 GB/s, which provides exactly double the theoretical bandwidth of Intel's 1600 MHz FSB used in the X48 chipset.

Although some high-end Core i7 processors expose QPI, other "mainstream" Nehalem desktop and mobile processors intended for single-socket boards (e.g. LGA 1156 Core i3, Core i5, and other Core i7 processors from the Lynnfield/Clarksfield and successor families) do not expose QPI externally, because these processors are not intended to participate in multi-socket systems. However, QPI is used internally on these chips to communicate with the "uncore", which is part of the chip containing memory controllers, CPU-side PCI Express and GPU, if present; the uncore may or may not be on the same die as the CPU core, for instance it is on a separate die in the Westmere-based Clarkdale/Arrandale.[11][12][13][14]:3 These post-2009 single-socket chips communicate externally via the slower DMI and PCI Express interfaces, because the functions of the traditional northbridge are actually integrated into these processors, starting with Lynnfield, Clarksfield, Clarkdale and Arrandale; thus, there is no need to incur the expense of exposing the (former) front-side bus interface via the processor socket.[15] Although the core–uncore QPI link is not present in desktop and mobile Sandy Bridge processors (as it was on Clarkdale, for example), the internal ring interconnect between on-die cores is also based on the principles behind QPI, at least as far as cache coherency is concerned.

Kết quả (Việt) 1:

QPI là một yếu tố của một hệ thống kiến trúc Intel gọi kiến trúc QuickPath thực hiện những gì Intel gọi công nghệ QuickPath. [10] trong hình thức đơn giản nhất của nó trên một bo mạch chủ xử lý đơn, QPI duy nhất được sử dụng để kết nối các bộ xử lý trung tâm IO (ví dụ, để kết nối một Intel Core i7 với một X58). Trong trường hợp phức tạp của kiến trúc, riêng biệt QPI liên kết cặp kết nối một hoặc nhiều bộ xử lý và một hoặc nhiều IO Trung tâm hoặc định tuyến Trung tâm trong một mạng lưới trên bo mạch chủ, cho phép tất cả các thành phần để truy cập các thành phần khác qua mạng. Như với HyperTransport, kiến trúc QuickPath giả định rằng các bộ vi xử lý sẽ có tích hợp bộ điều khiển bộ nhớ, và cho phép một không thống nhất bộ nhớ truy cập (NUMA) kiến trúc.Mỗi QPI này bao gồm hai làn 20 điểm dữ liệu liên kết, một trong mỗi hướng (full duplex), với một cặp đồng hồ riêng biệt mỗi hướng, tổng cộng là 42 tín hiệu. Mỗi tín hiệu là một cặp khác biệt, vì vậy tổng số chân là 84. Các tuyến đường 20 dữ liệu được chia vào bốn "cộng" 5 làn đường mỗi. Các đơn vị cơ bản của chuyển nhượng là 80-bit "flit", được chuyển giao trong hai chu kỳ đồng hồ (bốn 20 bit chuyển, hai mỗi đồng hồ.) 80-bit "flit" có 8 bit lỗi phát hiện, cho "tầng liên kết tiêu đề" 8 bit và 64 bit cho dữ liệu. QPI băng thông được quảng cáo bằng điện toán 64 bit (8 byte), chuyển dữ liệu mỗi chu kỳ đồng hồ hai mỗi hướng. [7]Mặc dù việc triển khai đầu tiên sử dụng duy nhất bốn khu vực liên kết, các đặc tả QPI cho phép triển khai khác. Mỗi góc tọa độ có thể được sử dụng độc lập. Trên các máy chủ tin cậy cao, một liên kết QPI có thể hoạt động trong một chế độ thoái hóa nghiêm trọng. Nếu một hoặc nhiều của 20 + 1 tín hiệu thất bại, giao diện sẽ hoạt động bằng cách sử dụng 10 + 1 hoặc thậm chí 5 + 1 còn lại tín hiệu, thậm chí giảm đồng hồ cho một tín hiệu dữ liệu nếu đồng hồ không thành công. [7] thực hiện ban đầu của Nehalem sử dụng một giao diện đầy đủ bốn góc tọa độ để đạt được 25,6 GB/s, cung cấp chính xác tăng gấp đôi băng thông lý thuyết của Intel 1600 MHz FSB được sử dụng trong các X48 chipset.Mặc dù một số cao cấp Core i7 bộ vi xử lý lộ QPI, khác máy tính để bàn Nehalem "chính thống" và bộ vi xử lý điện thoại di động dành cho ổ cắm đơn Hội đồng (ví dụ: LGA 1156 Core i3, Core i5 và khác Core i7 bộ vi xử lý từ các gia đình Lynnfield/Clarksfield và người kế nhiệm) không tiết lộ QPI bên ngoài, bởi vì các bộ xử lý không được dự định để tham gia vào hệ thống đa ổ cắm. Tuy nhiên, QPI được sử dụng trong nội bộ trên các chip để giao tiếp với các "uncore", mà là một phần của con chip có bộ điều khiển bộ nhớ, CPU-side PCI Express và GPU, nếu có; uncore có thể hoặc có thể không có ngày chết tương tự như lõi CPU, ví dụ đó là trên một chết riêng biệt trong Clarkdale/Arrandale Westmere dựa trên. [11] [12] [13] [14]: 3 các chip ổ cắm đĩa đơn năm 2009 bài giao tiếp bên ngoài thông qua giao diện chậm hơn DMI và PCI Express, bởi vì các chức năng của chip cầu bắc truyền thống trên thực tế được tích hợp vào các bộ vi xử lý, bắt đầu với Lynnfield, Clarksfield, Clarkdale và Arrandale; Vì vậy, có là không cần phải chịu các chi phí của lộ giao diện (cũ) front-side bus qua các ổ cắm bộ vi xử lý. [15] mặc dù các lõi-uncore QPI liên kết không phải là hiện diện trong bộ xử lý Sandy Bridge để bàn và điện thoại di động (như nó đã trên Clarkdale, ví dụ), vòng nội bộ dây tín hiệu giữa ngày chết lõi là dựa trên các nguyên tắc sau QPI, ít như xa như bộ nhớ cache sự liên lạc là có liên quan.

Kết quả (Việt) 2:

QPI là một phần tử của một kiến trúc hệ thống mà Intel gọi là kiến trúc QuickPath mà thực hiện những gì mà Intel gọi là công nghệ QuickPath. [10] Ở dạng đơn giản nhất của nó trên một bo mạch xử lý đơn, một QPI duy nhất được sử dụng để kết nối các bộ xử lý IO Hub (ví dụ, để kết nối một lý Intel Core i7 đến X58). Trong những trường hợp phức tạp hơn của kiến trúc, các cặp liên kết QPI riêng biệt kết nối một hoặc nhiều bộ xử lý và một hoặc nhiều trung tâm IO hoặc hub định tuyến trong một mạng trên bo mạch chủ, cho phép tất cả các thành phần để truy cập vào các thành phần khác qua mạng. Như với HyperTransport, Kiến trúc QuickPath giả định rằng các bộ vi xử lý sẽ có tích hợp bộ điều khiển bộ nhớ, và cho phép một kiến trúc không truy cập bộ nhớ (NUMA).

Mỗi QPI gồm hai 20 làn xe point-to-point dữ liệu, một trong mỗi hướng ( full duplex), với một cặp đồng hồ riêng biệt trong mỗi hướng, với tổng số 42 tín hiệu. Mỗi tín hiệu là một cặp khác biệt, vì vậy tổng số chân là 84. 20 làn dữ liệu được chia vào bốn "trục tọa" của 5 làn xe mỗi. Các đơn vị cơ bản của chuyển nhượng là 80-bit "dọn nhà", mà được chuyển giao trong hai chu kỳ đồng hồ (bốn 20 chuyển chút, hai mỗi đồng hồ.) 80-bit "dọn nhà" có 8 bit để phát hiện lỗi, 8 bit cho " tiêu đề link-layer, "và 64 bit cho dữ liệu. Băng thông QPI được quảng cáo bằng cách tính chuyển 64 bit (8 byte) dữ liệu mỗi hai chu kỳ đồng hồ trong mỗi hướng. [7]

Mặc dù việc triển khai ban đầu sử dụng duy nhất liên kết bốn góc phần tư, giấy phép đặc tả QPI hiện thực khác. Mỗi góc phần tư có thể được sử dụng độc lập. Trên máy chủ có độ tin cậy cao, một liên kết QPI có thể hoạt động trong một chế độ bị suy thoái. Nếu một hoặc nhiều trong số 20 + 1 tín hiệu không, giao diện sẽ hoạt động sử dụng 10 + 1 hoặc thậm chí 5 + 1 tín hiệu còn lại, thậm chí giao lại các đồng hồ để một tín hiệu dữ liệu nếu đồng hồ bị lỗi. [7] Việc thực hiện Nehalem đầu tiên sử dụng một giao diện bốn góc phần tư đầy đủ để đạt được 25,6 GB / s, trong đó cung cấp chính xác gấp đôi băng thông lý thuyết của 1600 MHz FSB của Intel được sử dụng trong các chipset X48.

Mặc dù một số bộ vi xử lý Core i7 cao cấp lộ QPI, khác "chính thống "desktop Nehalem và bộ vi xử lý di động dành cho các ban đơn-socket (ví dụ như LGA 1156 Core i3, Core i5 và Core i7 khác từ Lynnfield / Clarksfield và gia đình kế) không phơi bày QPI bên ngoài, bởi vì các bộ xử lý không có ý định tham gia trong các hệ thống đa socket. Tuy nhiên, QPI được sử dụng nội bộ trên các con chip để giao tiếp với các "Uncore", mà là một phần của chip có chứa bộ điều khiển bộ nhớ, CPU phía PCI Express và GPU, nếu có; các Uncore có thể hoặc có thể không vào chết giống như các lõi CPU, ví dụ đó là trên cùng một khuôn riêng biệt trong Westmere dựa trên Clarkdale / Arrandale [11] [12] [13] [14]. 3 Những hậu 2009 chip đơn-socket giao tiếp bên ngoài qua việc chậm DMI và PCI Express giao diện, bởi vì các chức năng của chip cầu bắc truyền thống đang thực sự tích hợp vào các bộ xử lý, bắt đầu với Lynnfield, Clarksfield, Clarkdale và Arrandale; do đó, không cần phải chịu các chi phí của lộ (cũ) giao diện front-side bus qua các ổ cắm bộ xử lý. [15] Mặc dù liên kết QPI lõi Uncore không hiện diện trong máy tính để bàn và bộ vi xử lý Sandy Bridge di động (như nó đã được trên Clarkdale, ví dụ), các kết nối vòng nội bộ giữa các lõi on-die cũng được dựa trên các nguyên tắc sau QPI, ít nhất là xa như bộ nhớ cache sự mạch lạc có liên quan.