Author: Richard K WallaceDate: 7/29

Author: Richard K Wallace
Date: 7/29/1999
 
 

Stick Diagram Design of a Complemetary Static CMOS Device
 
Introduction: Before the cell can be constructed from a transistor schematic it is necessary to develop a strategy for the cell's basic layout. Stick Diagrams are a means for the design engineer to visualize the cell routing and transistor placement.
Method: Stick diagrams are constructed in two steps.
    1) The first step is to construct a logic graph of the schematic (Figure 1).
        A) Identify each transistor by a unique name of its gate signal (A, B, C, D, E in the example of Figure 1).
        B) Identify each connection to the transistor by a unique name (1,2,3,4 in the example of Figure 1).
 
 
Figure 1: Schematic and Graph
 

 
 
    2) The second step is to construct one Euler path for both the Pull up and Pull down network (Figure 2).
        A) Euler paths are defined by a path the traverses each node in the path, such that each edge is visited only once.
        B) The path is defined by the order of each transistor name.
            i) If the path traverses transistor A then B then C. Then the path name is {A, B, C}
        C) The Euler path of the Pull up network must be the same as the path of the Pull down network.
        D) Euler paths are not necessarily unique.
         F) It may be necessary to redefine the function to find a Euler path.
            i) F = E + (CD) + (AB) = (AB) +E + (CD)
 
Figure 2: Euler Path
 

 
    3) Once the Euler path is found it is time to lay out the stick diagram (Figure 3).
        A) Trace two green lines horizontally to represent the NMOS and PMOS devices.
        B) Trace the number of inputs (5 in this example) vertically across each green strip. These represent the gate contacts to the devices that are made of Poly.
        C) Surround the NMOS device in a yellow box to represent the surrounding Pwell material.
        D) Surround the PMOS device in a green box to represent the surrounding Nwell material.
        E) Trace a blue line horizontally, above and below the PMOS and NMOS lines to represent the Metal 1 of VDD and VSS.
        F) Label each Poly line with the Euler path label, in order from left to right.
        G) Place the connection labels upon the NMOS and PMOS devices.
                i) In the example of Figure 2 the connection labels are 1, 2, 3, 4. Connection 1 is the node that lies between the PMOS transistors A, B and E. The Euler path defines the transistor ordering of {A, B, E, D, C} therefore, transistor B is physically located beside transistor E. Place the connection label 1 between the transistors B and E. Later, we will route a Metal 1 connection from the drain of transistor A to the connection label of 1.
                ii) Connection 2 is the node that connects the PMOS transistors of E, D, and C. Since the Euler path places transistors E and D next to each other, place the connection label between these two. Later, we will route a Metal 1 strip from the source of C to connection label 2.
                iii) Connection label 3 lies between the NMOS transistors of A and B.
                iiii) Connection label 4 lies between the NMOS transistors of D and C.
 
Figure 3: Connection label layout
 

 
        H) Place the VDD, VSS and all output names upon the NMOS and PMOS devices (Figure 4).
                i) For the example of Figure 2 there is only one output signal, called output.
                    a) This signal is connected to the PUP device through a node located between transistors D and C. 
                    b) The signal is connected to the PDN at the node that the three transistors of A, E and D share. The Euler graph connects transistors E and D together so an output connection will be located there.  Transistor A has one remaining contact that is unused, so the output label is placed at that position.
                ii) VDD is located upon the PMOS device at the node shared between transistors A and B.
                iii) VSS is located upon the NMOS device at a node that is shared between transistors B, E and C.
                        a) The Euler path places transistors B and E together so place a VSS label between the transistors there.
                        b) Transistor C has one remaining contact that is unused. Place a VSS label there.
        I) Place a blue line on the diagram to represent the output metal one material (Figure 4). Note: this line may have to be moved around depending on how the diagram connections will lay out.
 
Figure 4: VDD, VSS and Output Labels
 

 
    4) Now its time to interconnect the device. You will probably have to experiment to find the best routing.
        A) Notice that Poly and Metal 1 can overlap.
        B) Avoid routing signals that are side by side for long lengths. This adds capacitance to the device.
        C) Avoid all interconnect overlap if possible. This adds capacitance to the device.
        D)

Kết quả (Việt) 1:

Tác giả: Richard K WallaceNgày: ngày 29/7 năm 1999  Thanh sơ đồ thiết kế của một thiết bị CMOS Complemetary tĩnh Giới thiệu: Trước khi các tế bào có thể được xây dựng từ một sơ đồ transistor là cần thiết để phát triển một chiến lược cho các tế bào bố trí cơ bản. Thanh sơ đồ là một phương tiện cho các kỹ sư thiết kế để hình dung tế bào tuyến và bóng bán dẫn theo vị trí. Phương pháp: Sơ đồ dính được xây dựng trong hai bước. 1) bước đầu tiên là để xây dựng một biểu đồ logic của sơ đồ (hình 1). A) xác định mỗi transistor bằng một tên duy nhất của tín hiệu cổng (A, B, C, D, E trong ví dụ hình 1). B) xác định mỗi kết nối với bóng bán dẫn theo một tên duy nhất (1,2,3,4 trong ví dụ hình 1).     Hình 1: Sơ đồ và đồ thị    2) bước thứ hai là để xây dựng một Euler con đường cho cả hai kéo lên và kéo xuống mạng (hình 2). A) đường đi Euler xác định bởi một con đường đi qua các mỗi nút trên đường đi, như vậy mà mỗi cạnh là truy cập chỉ một lần. B) con đường được xác định theo lệnh của mỗi tên transistor. i) nếu con đường đi qua transistor A thì B thì C. Sau đó tên đường dẫn là {A, B, C} C) đường đi Euler của kéo lên mạng phải giống như con đường kéo xuống mạng. D) đường đi Euler không phải là nhất thiết phải độc đáo. F) có thể là cần thiết để xác định lại các chức năng để tìm một đường đi Euler. i) F = E + (CD) + (AB) = (AB) + E + (CD)   Hình 2: Euler Path   3) khi đường đi Euler tìm thấy nó là thời gian để lay ra sơ đồ dính (hình 3). A) theo dõi hai dòng màu xanh lá cây theo chiều ngang để đại diện cho các thiết bị giảm NMOS và PMOS. B) theo dõi số lượng đầu vào (5 trong ví dụ này) theo chiều dọc trên mỗi dải màu xanh lá cây. Những đại diện cho địa chỉ liên hệ cổng để các thiết bị được làm bằng Poly. C) bao quanh NMOS thiết bị trong một hộp màu vàng để đại diện cho các tài liệu Pwell xung quanh. D) bao quanh PMOS thiết bị trong một hộp màu xanh lá cây để đại diện cho các tài liệu Nwell xung quanh. E) theo dõi một đường màu xanh theo chiều ngang, ở trên và dưới PMOS và NMOS dòng đại diện cho kim loại 1 của VDD và VSS. F) nhãn mỗi dòng Poly với nhãn đường đi Euler, theo thứ tự từ trái sang phải. G) nơi các nhãn kết nối khi NMOS và PMOS các thiết bị. i) trong ví dụ của hình 2 nhãn kết nối là 1, 2, 3, 4. Kết nối 1 là nút nằm giữa transistor PMOS A, B và E. Đường đi Euler xác định thứ tự bán dẫn của {A, B, E, D, C} vì vậy, bóng bán dẫn B là thể chất nằm cạnh transistor E. nơi nhãn 1 kết nối giữa các bóng bán dẫn B và E. Sau đó, chúng tôi sẽ đường kim loại 1 nối từ cống của transistor A với nhãn hiệu kết nối 1. II) kết nối 2 là nút kết nối transistor PMOS E, D và C. Vì đường đi Euler nơi bóng bán dẫn E và D bên cạnh mỗi khác, nơi kết nối giữa hai nhãn. Sau đó, chúng tôi sẽ đường một dải kim loại 1 từ nguồn gốc của C để kết nối nhãn 2. III) kết nối nhãn 3 nằm giữa transistor NMOS của A và B. IIII) kết nối nhãn 4 nằm giữa transistor NMOS D và c.   Hình 3: Kết nối nhãn layout   H) nơi VDD, VSS và tất cả các tên sản lượng khi NMOS và PMOS thiết bị (hình 4). i) ví dụ 2 con số đó là chỉ có một đầu ra tín hiệu, gọi là sản lượng. a) tín hiệu này được kết nối với thiết bị PUP qua một nút nằm giữa transistor D và C. b) tín hiệu được kết nối với PDN tại các nút mà bóng bán dẫn ba số A, E và D chia sẻ. Biểu đồ Euler kết nối bóng bán dẫn E và D với nhau để kết nối đầu ra sẽ nằm ở đó. Transistor A có một liên hệ còn lại là không sử dụng, do đó, nhãn hiệu sản lượng được đặt ở vị trí đó. II) VDD nằm trên thiết bị PMOS nút chia sẻ giữa các bóng bán dẫn A và B. III) VSS nằm trên thiết bị NMOS một nút được chia sẻ giữa các bóng bán dẫn B, E và C. a) các Euler đường dẫn nơi bóng bán dẫn B và E cùng nhau vì vậy nơi một nhãn VSS giữa có transistor. b) transistor C có một số liên lạc còn lại là không sử dụng. Đặt một nhãn VSS có. I) nơi một dòng màu xanh trên biểu đồ để đại diện cho các sản lượng kim loại một tài liệu (hình 4). Lưu ý: dòng này có thể được di chuyển xung quanh thành phố tùy thuộc vào cách kết nối sơ đồ sẽ đẻ ra.   Hình 4: VDD, VSS và sản lượng nhãn   4) bây giờ thời gian của mình để kết nối các thiết bị. Bạn có thể phải thử nghiệm để tìm định tuyến tốt nhất. A) thông báo Poly và kim loại 1 có thể chồng chéo lên nhau. B) tránh định tuyến các tín hiệu bên cạnh cho độ dài dài. Điều này thêm điện dung vào thiết bị. C) tránh tất cả các chồng chéo dây tín hiệu nếu có thể. Điều này thêm điện dung vào thiết bị. D)

Kết quả (Việt) 2:

Tác giả: Richard K Wallace
ngày: 1999/07/29
 
 

Stick Sơ đồ thiết kế một thiết bị Complemetary tĩnh CMOS
 
Giới thiệu: Trước khi các tế bào có thể được xây dựng từ một sơ đồ mạch transistor nó là cần thiết để phát triển một chiến lược để bố trí cơ bản của tế bào. Stick Sơ đồ là một phương tiện cho các kỹ sư thiết kế để hình dung định tuyến di động và vị trí bóng bán dẫn.
Phương pháp: sơ đồ Stick được xây dựng theo hai bước.
    1) Bước đầu tiên là xây dựng một biểu đồ logic của sơ đồ (Hình 1).
        A) Xác định mỗi bóng bán dẫn bởi một tên duy nhất của tín hiệu cổng của nó (A, B, C, D, E trong ví dụ của hình 1).
        B) Xác định mỗi kết nối đến các bóng bán dẫn bởi một tên duy nhất (1,2,3,4 trong Ví dụ của hình 1).
 
 
Hình 1: Sơ đồ và đồ thị
 

 
 
    . 2) bước thứ hai là xây dựng một con đường Euler cho cả hai kéo lên và kéo xuống mạng (Hình 2)
        đường dẫn A) Euler được xác định bởi một con đường cẩu mỗi nút trong con đường, như vậy mà mỗi cạnh được đến thăm một lần.
        B) các con đường được xác định bởi thứ tự của từng tên bóng bán dẫn.
            i) Nếu con đường đi qua transistor A thì B sau đó C. sau đó, tên đường dẫn là {A, B, C}
        C) Euler đường dẫn của Kéo lên mạng phải giống như đường dẫn của Kéo xuống mạng.
        D) Euler đường dẫn không nhất thiết phải độc đáo.
         F) Nó có thể là cần thiết để xác định lại chức năng để tìm một con đường Euler.
            i) F = E + (CD) + (AB) = (AB) + E + (CD)
 
Hình 2: Euler đường
 

 
    3) Sau khi con đường Euler được tìm thấy đó là thời gian để đặt ra các sơ đồ thanh (Hình 3).
        A) Dấu vết hai dòng màu xanh lá cây theo chiều ngang để đại diện cho NMOS và các thiết bị PMOS.
        B) Lần theo số lượng đầu vào (5 trong ví dụ này) theo chiều dọc trên mỗi dải màu xanh lá cây. Những đại diện cho các địa chỉ liên lạc cửa khẩu để các thiết bị được làm bằng Poly.
        C) Đắm thiết bị NMOS trong một hộp màu vàng để đại diện cho PWELL xung quanh vật chất.
        D) Đắm thiết bị PMOS trong một hộp màu xanh lá cây để đại diện cho các Nwell vật liệu xung quanh.
        E) theo dõi một đường màu xanh theo chiều ngang, trên và dưới PMOS và NMOS dòng để đại diện cho kim loại 1 của VDD và VSS.
        F) nhãn mỗi dòng với các nhãn đường Euler Poly, theo thứ tự từ trái sang phải.
        G) Đặt nhãn kết nối thuận NMOS và PMOS thiết bị.
                i) trong ví dụ của hình 2 nhãn kết nối được 1, 2, 3, 4. Connection 1 là nút nằm giữa các bóng bán dẫn PMOS A, B và đường dẫn E. Euler xác định thứ tự transistor của {A, B, E, D, C} do đó, bóng bán dẫn B là thể chất nằm bên cạnh transistor E. đặt nhãn kết nối 1 giữa các bóng bán dẫn B và E. Sau đó, chúng tôi sẽ định tuyến kết nối kim loại 1 từ cống của transistor A nhãn kết nối 1.
                ii) kết nối 2 là nút kết nối các bóng bán dẫn PMOS của E, D và C. Do con đường Euler đặt transistor E và D bên cạnh nhau, đặt nhãn kết nối giữa hai. Sau đó, chúng tôi sẽ định tuyến một dải kim loại 1 từ nguồn của C để nhãn kết nối 2.
                nhãn iii) Kết nối 3 nằm giữa các bóng bán dẫn NMOS của A và B.
                iiii) nhãn kết nối 4 nằm giữa các bóng bán dẫn NMOS của D và C.
 
Hình 3: Kết nối bố trí nhãn
 

 
        . H) Đặt VDD, VSS và tất cả các tên đầu ra trên các thiết bị NMOS và PMOS (Hình 4)
                i) Đối với ví dụ của hình 2 chỉ có một tín hiệu đầu ra, được gọi là đầu ra.
                    a) Đây là tín hiệu kết nối với các thiết bị PUP thông qua một nút nằm giữa transistor D và C. 
                    b) các tín hiệu được kết nối với PDN tại nút đó ba bóng bán dẫn của A, E và D chia sẻ. Các đồ thị Euler kết nối transistor E và D cùng nhau để kết nối đầu ra sẽ được đặt tại đây. Transistor A có một liên lạc còn lại đó là không sử dụng, do đó, các nhãn đầu ra được đặt ở vị trí đó.
                Ii) VDD nằm trên các thiết bị PMOS tại nút chia sẻ giữa các transistor A và B.
                iii) VSS nằm trên các thiết bị NMOS ở nút đó được chia sẻ giữa các transistor b, E và C.
                        a) Con đường Euler đặt transistor b và E với nhau để đặt một nhãn VSS giữa các bóng bán dẫn ở đó.
                        b) transistor C có một liên lạc còn lại đó là không sử dụng. Đặt một nhãn VSS có.
        I) Đặt một đường màu xanh trên biểu đồ để đại diện cho sản lượng kim loại một vật liệu (hình 4). Lưu ý: dòng này có thể phải được di chuyển xung quanh tùy thuộc vào cách kết nối sơ đồ sẽ đặt ra.
 
Hình 4: VDD, VSS và Output Nhãn
 

 
    4) Bây giờ thời gian của mình để kết nối các thiết bị. Bạn có thể sẽ phải thử nghiệm để tìm ra tuyến tốt nhất.
        A) Chú ý rằng Poly và kim loại 1 có thể chồng lên nhau.
        B) Tránh tín hiệu định tuyến mà là bên nhau dài lâu. Điều này thêm dung vào thiết bị.
        C) Tránh tất cả chồng chéo kết nối nếu có thể. Điều này thêm dung vào thiết bị.
        D)