4.23 Consider a cache with a line s

4.23 Consider a cache with a line size of 64 bytes. Assume that on average 30% of the lines
in the cache are dirty. A word consists of 8 bytes.
a. Assume there is a 3% miss rate (0.97 hit ratio). Compute the amount of main
memory traffic, in terms of bytes per instruction for both write-through and writeback
policies. Memory is read into cache one line at a time. However, for write
back, a single word can be written from cache to main memory.
b. Repeat part a for a 5% rate.
c. Repeat part a for a 7% rate.
d. What conclusion can you draw from these results?
4.24 On the Motorola 68020 microprocessor, a cache access takes two clock cycles. Data
access from main memory over the bus to the processor takes three clock cycles in the
case of no wait state insertion; the data are delivered to the processor in parallel with
delivery to the cache.
a. Calculate the effective length of a memory cycle given a hit ratio of 0.9 and a
clocking rate of 16.67 MHz.
b. Repeat the calculations assuming insertion of two wait states of one cycle each per
memory cycle. What conclusion can you draw from the results?
4.25 Assume a processor having a memory cycle time of 300 ns and an instruction processing
rate of 1 MIPS. On average, each instruction requires one bus memory cycle for
instruction fetch and one for the operand it involves.
a. Calculate the utilization of the bus by the processor.
b. Suppose the processor is equipped with an instruction cache and the associated hit
ratio is 0.5. Determine the impact on bus utilization.
4.26 The performance of a single-level cache system for a read operation can be characterized
by the following equation:
Ta = Tc + (1 - H)Tm
where Ta is the average access time, Tc is the cache access time, Tm is the memory
access time (memory to processor register), and H is the hit ratio. For simplicity, we
assume that the word in question is loaded into the cache in parallel with the load to
processor register. This is the same form as Equation (4.2).
a. Define Tb = time to transfer a line between cache and main memory, and W =
fraction of write references. Revise the preceding equation to account for writes
as well as reads, using a write-through policy.
b. Define Wb as the probability that a line in the cache has been altered. Provide an
equation for Ta for the write-back policy.
4.27 For a system with two levels of cache, define Tc1 = first-level cache access time; Tc2 =
second-level cache access time; Tm = memory access time; H1 = first-level cache hit
ratio; H2 = combined first/second level cache hit ratio. Provide an equation for Ta for
a read operation.
4.28 Assume the following performance characteristics on a cache read miss: one clock
cycle to send an address to main memory and four clock cycles to access a 32-bit word
from main memory and transfer it to the processor and cache.
a. If the cache line size is one word, what is the miss penalty (i.e., additional time
required for a read in the event of a read miss)?
b. What is the miss penalty if the cache line size is four words and a multiple, nonburst
transfer is executed?
c. What is the miss penalty if the cache line size is four words and a transfer is
executed, with one clock cycle per word transfer?
4.29 For the cache design of the preceding problem, suppose that increasing the line size
from one word to four words results in a decrease of the read miss rate from 3.2% to
1.1%. For both the nonburst transfer and the burst transfer case, what is the average
miss penalty, averaged over all reads, for the two different line sizes?

Kết quả (Việt) 1:

4.23 xem xét một bộ nhớ cache với kích thước đường 64 byte. Giả sử rằng trung bình 30% của các dòngtrong bộ nhớ cache được bẩn. Một lời bao gồm 8 byte.a. Assume có là một Hoa hậu 3% tỷ lệ (tỷ lệ trúng 0,97). Tính toán số tiền chínhgiao thông bộ nhớ, trong điều khoản của byte cho một hướng dẫn cho cả hai ghi-qua và writebackchính sách. Bộ nhớ đọc vào bộ nhớ cache một dòng tại một thời điểm. Tuy nhiên, để viếttrở lại, một từ duy nhất có thể được ghi từ bộ nhớ cache bộ nhớ chính.b. lặp lại một phần một cho một tỷ lệ 5%.c. lặp lại một phần một cho một tỷ lệ 7%.mất kết luận những gì bạn có thể rút ra từ những kết quả này?4,24 trên bộ vi xử lý Motorola 68020, truy cập bộ nhớ cache mất hai chu kỳ đồng hồ. Dữ liệutruy cập từ bộ nhớ chính trên xe buýt để xử lý mất ba chu kỳ đồng hồ trong cáctrường hợp không có chờ đợi nhà nước chèn; dữ liệu được chuyển giao cho các bộ xử lý song song vớigiao hàng đến bộ nhớ cache.a. tính chiều dài hiệu quả của một chu kỳ bộ nhớ cho một tỷ lệ trúng 0.9 và mộtchấm công lệ 16.67 MHz.b. lặp lại các phép tính giả định chèn của hai chờ đợi của một chu kỳ mỗi mỗinhớ mùa thi. Kết luận điều gì bạn có thể rút ra từ kết quả?4.25 giả định một bộ xử lý có bộ nhớ một chu kỳ thời gian của 300 ns và một hướng dẫn chế biếntỷ lệ 1 MIPS. Tính trung bình, mỗi hướng đòi hỏi một chu kỳ bus bộ nhớ chohướng dẫn tải và một cho operand nó liên quan đến.a. tính toán việc sử dụng xe buýt bằng bộ vi xử lý.b. cho rằng bộ vi xử lý được trang bị với một bộ nhớ cache chỉ dẫn và nhấn liên kếttỷ lệ là 0,5. Xác định các tác động đến việc sử dụng xe buýt.4,26 hiệu suất của một hệ thống bộ nhớ cache cấp duy nhất cho một hoạt động đọc có thể được đặc trưngbởi phương trình sau:Ta = Tc + (1 - H) TmTa ở đâu thời gian truy cập trung bình, Tc là thời gian truy cập bộ nhớ cache, Tm là bộ nhớthời gian truy cập (bộ nhớ đăng ký bộ vi xử lý), và H là tỷ lệ trúng. Để đơn giản, chúng tôigiả sử các từ trong câu hỏi được tải vào bộ nhớ cache song song với tải đếnbộ xử lý đăng ký. Đây là hình thức tương tự như phương trình (4.2).a. xác định Tb = thời gian để chuyển một dòng giữa bộ nhớ cache và bộ nhớ chính, và W =phần ghi tài liệu tham khảo. Sửa đổi phương trình trước vào tài khoản cho viếtcũng như lần đọc, bằng cách sử dụng bản ghi thông qua chính sách.b. xác định Wb là xác suất của một dòng trong bộ nhớ cache đã được thay đổi. Cung cấp mộtphương trình cho Ta về chính sách ghi lại.4,27 cho một hệ thống với hai cấp độ của bộ nhớ cache, xác định Tc1 = thời gian truy cập bộ nhớ cache cấp đầu tiên; Tc2 =thời gian truy cập bộ nhớ cache cấp; TM = thời gian truy cập bộ nhớ; H1 = bộ nhớ cache cấp đầu tiên hittỷ lệ; H2 = tỷ lệ kết hợp đầu tiên/thứ hai cấp độ cache hit. Cung cấp một phương trình cho Ta chomột hoạt động đọc.4,28 giả định các đặc tính hiệu suất sau đây trên một bộ nhớ cache đọc cuộc thi Hoa hậu: một đồng hồchu kỳ để gửi một địa chỉ cho bộ nhớ chính và bốn chu kỳ đồng hồ để truy cập vào một từ 32-bittừ bộ nhớ chính và chuyển nó vào bộ xử lý và bộ nhớ cache.a. nếu kích thước bộ nhớ cache dòng là một từ, Hoa hậu penalty (tức là, thời gian bổ sung là gìyêu cầu cho một đọc trong trường hợp một lỡ đọc)?sinh Hoa hậu penalty nếu kích thước bộ nhớ cache dòng là bốn từ và một nhiều, nonburst là gìchuyển nhượng được thực hiện?c. phạt cô nếu kích thước bộ nhớ cache dòng là bốn từ và chuyển là gìthực hiện, với một đồng hồ chu kỳ mỗi chữ chuyển?4,29 cho thiết kế bộ nhớ cache vấn đề trước, giả sử rằng tăng kích thước dâytừ một đến bốn từ kết quả trong một sự giảm xuống trong những đọc nhớ giá 3,2% tới1,1%. Cho cả hai chuyển nonburst và các trường hợp chuyển nhượng bùng nổ, Trung bình là gìbỏ lỡ hình phạt, nhiêt lần đọc tất cả cho các kích thước hai đường dây khác nhau?

Kết quả (Việt) 2:

4.23 Xem xét một bộ nhớ cache với một kích thước dòng 64 byte. Giả sử rằng trung bình 30% của các dòng
trong bộ nhớ cache là dơ bẩn. Một từ gồm 8 byte.
A. Giả sử có một tỷ lệ bỏ lỡ 3% (0,97 hit ratio). Tính toán số lượng chính
giao thông bộ nhớ, về byte theo hướng dẫn cho cả hai ghi qua và writeback
chính sách. Bộ nhớ được đọc vào bộ nhớ cache một dòng tại một thời điểm. Tuy nhiên, để viết
lại, một từ duy nhất có thể được viết từ bộ nhớ cache vào bộ nhớ chính.
B. Lặp lại một phần một cho một tỷ lệ. 5%
c. Lặp lại một phần một cho một tỷ lệ. 7%
d. Kết luận Những gì bạn có thể rút ra từ những kết quả này?
4,24 Trên Motorola 68.020 bộ vi xử lý, truy cập bộ nhớ cache có hai chu kỳ đồng hồ. Dữ liệu
truy cập từ bộ nhớ chính trên xe buýt đến các bộ vi xử lý có ba chu kỳ đồng hồ trong
trường hợp không có chèn trạng thái chờ đợi; các dữ liệu được gửi đến các bộ vi xử lý song song với
giao cho bộ nhớ cache.
a. Tính chiều dài hiệu quả của một chu kỳ bộ nhớ dành một tỷ lệ trúng 0,9 và một
tỷ lệ clocking của 16,67 MHz.
B. Lặp lại các tính toán giả định chèn của hai trạng thái chờ đợi của một chu kỳ mỗi mỗi
chu kỳ bộ nhớ. Kết luận Những gì bạn có thể rút ra từ kết quả?
4,25 Giả sử một bộ xử lý có một thời gian chu kỳ bộ nhớ 300 ns và xử lý lệnh
tỷ lệ 1 MIPS. Tính trung bình, mỗi lệnh đòi hỏi một chu kỳ bus bộ nhớ cho
hướng dẫn lấy và một cho các toán hạng nó liên quan.
A. Tính toán việc sử dụng xe buýt của bộ xử lý.
B. Giả sử bộ xử lý được trang bị với một bộ nhớ cache và hướng dẫn các hit liên quan
tỷ lệ là 0,5. Xác định các tác động về sử dụng xe buýt.
4.26 Hiệu suất của một hệ thống bộ nhớ cache đơn cấp cho một hoạt động đọc có thể được đặc trưng
bởi các phương trình sau đây:
Ta = Tc + (1 - H) Tm
nơi Ta là thời gian truy cập trung bình, Tc là thời gian truy cập bộ nhớ cache, Tm là bộ nhớ
thời gian truy cập (nhớ vào thanh ghi), và H là tỷ lệ hit. Để đơn giản, chúng tôi
giả định rằng từ trong câu hỏi được nạp vào bộ nhớ cache trong song song với tải để
thanh ghi. Đây là hình thức tương tự như phương trình (4.2).
A. Xác định Tb = thời gian để chuyển một dòng giữa bộ nhớ cache và bộ nhớ chính, và W =
phần nhỏ trong số tài liệu tham khảo ghi. Rà soát lại các phương trình trước để chiếm viết
cũng như đọc, sử dụng một chính sách ghi qua.
B. Xác định Wb là xác suất mà một dòng trong bộ nhớ cache đã bị thay đổi. Cung cấp một
. Phương trình cho Ta cho các chính sách ghi lại
4,27 Đối với một hệ thống với hai cấp độ của bộ nhớ cache, xác định TC1 = đầu tiên cấp thời gian truy cập bộ nhớ cache; TC2 =
thứ hai cấp thời gian truy cập bộ nhớ cache; Tm = bộ nhớ thời gian truy cập; H1 = đầu tiên cấp hit cache
tỷ lệ; H2 = kết hợp đầu tiên / thứ hai cấp bộ nhớ cache tỷ lệ trúng. Cung cấp một phương trình cho Ta cho
một hoạt động đọc.
4.28 Giả sử các đặc tính hiệu suất sau đây trên một bộ nhớ cache đọc nhớ: một đồng hồ
chu kỳ để gửi một địa chỉ bộ nhớ chính và bốn chu kỳ đồng hồ để truy cập vào một từ 32-bit
từ bộ nhớ chính và chuyển nó vào bộ vi xử lý và bộ nhớ cache.
a. Nếu kích thước dòng bộ nhớ cache là một từ, hình phạt nhớ là những gì (ví dụ, thêm thời gian
cần thiết cho một đọc trong trường hợp lỡ đọc)?
B. Hình phạt bỏ lỡ là gì nếu kích thước dòng bộ nhớ cache là bốn từ và một nhiều, nonburst
chuyển giao được thực hiện?
C. Hình phạt bỏ lỡ là gì nếu kích thước dòng bộ nhớ cache là bốn từ và chuyển giao được
thực hiện, với một chu kỳ đồng hồ mỗi chuyển giao từ?
4.29 Đối với việc thiết kế bộ nhớ cache của vấn đề trước, giả sử rằng việc tăng kích thước đường
từ một từ để bốn kết quả từ trong giảm tỷ lệ bỏ lỡ đọc từ 3,2% đến
1,1%. Đối với cả hai chuyển nonburst và chuyển trường hợp nổ, trung bình là những gì
hình phạt bỏ lỡ, trung bình trên tất cả các lần đọc, đối với hai kích thước đường khác nhau?