From the preceding discussion, it m

From the preceding discussion, it might appear that the greater the number of
stages in the pipeline, the faster the execution rate. Some of the IBM S/360 designers
pointed out two factors that frustrate this seemingly simple pattern for highperformance
design [ANDE67a],
and they remain elements that designer must still
consider:
At each stage of the pipeline, there is some overhead involved in moving data
from buffer to buffer and in performing various preparation and delivery
functions. This overhead can appreciably lengthen the total execution time of
a single instruction. This is significant when sequential instructions are logically
dependent,
either through heavy use of branching or through memory access
dependencies.
The amount of control logic required to handle memory and register dependencies
and to optimize the use of the pipeline increases enormously with the
number
of stages.
This can lead to a situation where the logic controlling the
gating between stages is more complex than the stages being controlled.
Another consideration is latching delay: It takes time for pipeline buffers to
operate and this adds to instruction cycle time.
Instruction pipelining is a powerful technique for enhancing performance but
requires careful design to achieve optimum results with reasonable complexity.

Kết quả (Việt) 1:

Từ các cuộc thảo luận trước, nó có thể xuất hiện mà lớn hơn số lượnggiai đoạn trong các đường ống, nhanh hơn tốc độ thực hiện. Một số các nhà thiết kế IBM S/360chỉ ra hai yếu tố frustrate mô hình này dường như đơn giản cho highperformancethiết kế [ANDE67a]và họ vẫn là yếu tố thiết kế phải vẫn cònHãy xem xét:Ở mỗi giai đoạn của đường ống, có một số chi phí liên quan trong việc di chuyển dữ liệutừ bộ đệm để đệm và trong việc thực hiện các chuẩn bị và phân phốiCác chức năng. Chi phí này appreciably có thể kéo dài thời gian thực hiện tất cả củamột hướng dẫn duy nhất. Điều này là đáng kể khi hướng dẫn trình tự logicphụ thuộc,hoặc qua việc sử dụng nặng trong phân nhánh hoặc thông qua bộ nhớ truy cậpquan hệ phụ thuộc.Số lượng điều khiển logic cần thiết để xử lý bộ nhớ và đăng ký quan hệ phụ thuộcvà để tối ưu hóa việc sử dụng các ống tăng rất nhiều với cácsốtrong giai đoạn.Điều này có thể dẫn đến một tình hình nơi điều khiển logic cácgating giữa giai đoạn là phức tạp hơn so với giai đoạn đang được kiểm soát.Xem xét khác latching delay: phải mất thời gian cho các đường ống đệm đểhoạt động và điều này thêm vào giảng dạy thời gian chu kỳ.Hướng dẫn pipelining là một kỹ thuật mạnh mẽ để nâng cao hiệu suất, nhưngyêu cầu thiết kế cẩn thận để đạt được kết quả tối ưu với hợp lý phức tạp.

Kết quả (Việt) 2:

Từ các cuộc thảo luận trước đó, nó có thể xuất hiện mà lớn hơn số lượng của
các giai đoạn trong đường ống dẫn, nhanh hơn tốc độ thực thi. Một số IBM S / 360 nhà thiết kế
chỉ ra hai yếu tố làm thất bại mô hình này có vẻ đơn giản cho highperformance
thiết kế [ANDE67a],
và họ vẫn còn yếu tố mà nhà thiết kế vẫn còn phải
xem xét:
Ở mỗi giai đoạn của đường ống, có một số chi phí liên quan đến việc di chuyển dữ liệu
từ đệm để đệm và thực hiện khác nhau chuẩn bị và cung cấp
các chức năng. Chi phí này có thể kéo dài đáng kể tổng thời gian thực hiện
một lệnh duy nhất. Điều này rất có ý nghĩa khi hướng dẫn tuần tự là hợp lý
phụ thuộc,
hoặc là thông qua việc sử dụng nặng của phân nhánh hoặc thông qua truy cập bộ nhớ
phụ thuộc.
Lượng logic điều khiển cần thiết để xử lý bộ nhớ và đăng ký phụ thuộc
và để tối ưu hóa việc sử dụng tăng đường ống dẫn vô cùng với
số
giai đoạn.
Điều này có thể dẫn đến một tình huống mà các logic điều khiển
gating giữa các giai đoạn là phức tạp hơn so với các giai đoạn được kiểm soát.
chậm trễ xem xét khác là chốt: phải mất thời gian cho bộ đệm đường ống để
vận hành và điều này làm tăng thêm thời gian hướng dẫn chu kỳ.
Chỉ pipelining là một mạnh mẽ kỹ thuật để nâng cao hiệu suất, nhưng
đòi hỏi phải thiết kế cẩn thận để đạt được kết quả tối ưu với độ phức tạp hợp lý.