CPL [Yano90] can be understoodas an

CPL [Yano90] can be understood
as an improvement on CVSL. CVSL is slow because one side of the gate pulls down, and
then the cross-coupled pMOS transistor pulls the other side up. The size of the crosscoupled device is an inherent compromise between a large transistor that fights the pulldown excessively and a small transistor that is slow pulling up. CPL resolves this problem
by making one half of the gate pull up while the other half pulls down.
Figure 9.53(a) shows the CPL multiplexer from Figure 9.47 rotated sideways. If a
path consists of a cascade of CPL gates, the inverters can be viewed equally well as being
on the output of one stage or the input of the next. Figure 9.53(b) redraws the mux to include the inverters from the previous stage that drives the diffusion input, but to exclude
the output inverters. Figure 9.53(c) shows the mux drawn at the transistor level. Observe
that this is identical to the CVSL gate from Figure 9.47 except that the internal node of
the stack can be pulled up through the weak pMOS transistors in the inverters.
When the gate switches, one side pulls down well through its nMOS transistors. The
other side pulls up. CPL can be constructed without cross-coupled pMOS transistors, but
the outputs would only rise to VDD– Vt
(or slightly lower because the nMOS transistors
experience the body effect). This costs static power because the output inverter will be
turned slightly ON. Adding weak cross-coupled devices helps bring the rising output to
the supply rail while only slightly slowing the falling output. The output inverters can be
LO-skewed to reduce sensitivity to the slowly rising output.

Kết quả (Việt) 1:

CPL [Yano90] có thể được hiểunhư là một cải tiến CVSL. CVSL là chậm vì một bên của cửa kéo xuống, vàsau đó kết hợp đường pMOS transistor dừng ở phía bên kia lại. Kích thước của thiết bị crosscoupled là một sự thỏa hiệp vốn có giữa một bóng bán dẫn lớn chiến đấu kéo xuống quá mức và một bóng bán dẫn nhỏ chậm kéo lên. CPL giải quyết vấn đề nàybằng cách làm cho một nửa của kéo cửa lên trong khi một nửa khác kéo xuống.Con số 9.53(a) cho thấy CPL đa từ con số 9.47 xoay sang một bên. Nếu mộtđường dẫn bao gồm một thác CPL cổng, các biến tần có thể được xem bằng nhau cũng như đangtrên đầu ra của một giai đoạn hoặc đầu vào tiếp theo. Con số 9.53(b) redraws mux để bao gồm các biến tần từ giai đoạn trước đó ổ đĩa đầu vào phổ biến, nhưng để loại trừbộ biến tần dùng đầu ra. Tìm 9.53(c) cho thấy mux rút ra ở cấp độ bóng bán dẫn. Quan sátđây là giống hệt nhau để cửa CVSL từ con số 9.47 ngoại trừ các nút bên trong củangăn xếp có thể được kéo lên thông qua các bóng bán dẫn yếu pMOS trong các biến tần.Khi các cửa khẩu thiết chuyển mạch, một bên kéo xuống cũng thông qua các bóng bán dẫn nMOS. Cácbên kia dừng lại. CPL có thể được xây dựng mà không có bóng bán dẫn đường kết hợp pMOS, nhưngkết quả đầu ra sẽ chỉ tăng đến VDD-Vt(hoặc hơi thấp hơn vì các bóng bán dẫn nMOSkinh nghiệm có hiệu lực cơ thể). Điều này chi phí tĩnh điện, bởi vì các biến tần đầu ra sẽbật hơi ON. Thêm thiết bị đường kết hợp yếu giúp mang lại tăng sản lượngđường sắt cung cấp trong khi chỉ một chút chậm lại đầu ra rơi xuống. Bộ biến tần dùng đầu ra có thểLO-sai lệch để làm giảm độ nhạy cảm với đầu ra từ từ tăng.

Kết quả (Việt) 2:

CPL [Yano90] có thể được hiểu
như là một sự cải tiến về CVSL. CVSL là chậm vì một bên của cửa kéo xuống, và
sau đó các transistor pMOS cross-coupled kéo phía bên kia lên. Kích thước của thiết bị crosscoupled là một sự thỏa hiệp giữa vốn có một bóng bán dẫn lớn mà chiến đấu kéo xuống quá mức và một bóng bán dẫn nhỏ đó là chậm kéo lên. CPL giải quyết vấn đề này
bằng cách làm cho một nửa của cửa kéo lên trong khi nửa còn kéo xuống.
Hình 9.53 (a) cho thấy đa CPL từ Hình 9.47 xoay ngang. Nếu một
con đường bao gồm một chuỗi các cửa CPL, các bộ biến tần có thể được xem như nhau cũng như là
trên đầu ra của một giai đoạn hoặc các đầu vào của các tiếp theo. Hình 9.53 (b) vẽ lại MUX để bao gồm các biến tần từ giai đoạn trước mà các ổ đĩa đầu vào phổ biến, nhưng để loại trừ
các biến tần đầu ra. Hình 9.53 (c) cho thấy MUX rút ra ở cấp độ bóng bán dẫn. Quan sát
rằng đây là giống hệt với cửa CVSL từ Hình 9.47, ngoại trừ các nút bên trong của
ngăn xếp có thể được kéo lên qua các transistor pMOS yếu trong biến tần.
Khi công tắc cửa, một bên kéo xuống cũng qua nMOS transistor. Các
bên kia kéo lên. CPL có thể được xây dựng không có pMOS cross-coupled bóng bán dẫn, nhưng
các kết quả đầu ra sẽ chỉ tăng lên VDD- Vt
(hoặc thấp hơn một chút vì các transistor nMOS
trải nghiệm các hiệu ứng cơ thể). Điều này tốn điện tĩnh vì các biến tần đầu ra sẽ được
bật ON hơi. Thêm thiết bị cross-coupled yếu giúp mang lại sản lượng tăng lên
của đường sắt cung cấp trong khi chỉ hơi chậm đầu ra giảm. Các bộ biến tần đầu ra có thể
LO-nghiêng để giảm độ nhạy cảm với đầu ra từ từ tăng lên.