CHGEN 1 Charge enable active-low lo

CHGEN 1 Charge enable active-low logic input. LO enables charge. HI disables charge.

ACN 2 Adapter current sense resistor, negative input. A 0.1- F ceramic capacitor is placed from ACN to ACP to provide differential-mode filtering. An optional 0.1- F ceramic capacitor is placed from ACN pin to AGND for common-mode filtering.

ACP 3 Adapter current sense resistor, positive input. A 0.1- F ceramic capacitor is placed from ACN to ACP to provide differential-mode filtering. A 0.1- F ceramic capacitor is placed from ACP pin to AGND for common-mode filtering.



ACDRV 4 AC adapter to system-switch driver output. Connect directly to the gate of the ACFET P-channel power MOSFET and the reverse conduction blocking P-channel power MOSFET. Connect both FETs as common-source. Connect the ACFET drain to the system-load side. The PVCC should be connected to the common-source node to ensure that the driver logic is always active when needed. If needed, an optional capacitor from gate to source of the ACFET is used to slow down the ON and OFF times. The internal gate drive is asymmetrical, allowing a quick turn-off and slower turn-on in addition to the internal break-before-make logic with respect to the BATDRV. The output goes into linear regulation
mode when the input sensed current exceeds the ACOC threshold. ACDRV is latched off after ACOP voltage exceeds 2
V, to protect the charging system from an ACFET-overpower condition.

ACDET 5 Adapter detected voltage set input. Program the adapter detect threshold by connecting a resistor divider from adapter input to ACDET pin to AGND pin. Adapter voltage is detected if ACDET-pin voltage is greater than 2.4 V. The IADAPT current sense amplifier is active when the ACDET pin voltage is greater than 0.6 V.


ACSET 6 Adapter current set input. The voltage ratio of ACSET voltage versus VDAC voltage programs the input current regulation set-point during Dynamic Power Management (DPM). Program by connecting a resistor divider from VDAC to ACSET to AGND; or by connecting the output of an external DAC to the ACSET pin and connect the DAC supply to the VDAC pin.


ACOP 7 Input power limit set input. Program the input overpower time constant by placing a ceramic capacitor from ACOP to
AGND. The capacitor sets the time that the input current limit, ACOC, can be sustained before exceeding the
power-MOSFET power limit. When the ACOP voltage exceeds 2 V, then the ACDRV latches off to protect the charge system from an overpower condition, ACOP. Reset latch by toggling ACDET or PVCC_UVLO.


OVPSET 8 Set input over voltage protection threshold. Charge is disabled and ACDRV is turned off if adapter input voltage is higher than the OVPSET programmed threshold. Input overvoltage, ACOV, disables charge and ACDRV when OVPSET > 3.1 V. ACOV does not latch. Program the overvoltage protection threshold by connecting a resistor divider from adapter input to OVPSET pin to AGND pin.

AGND 9 Analog ground. Ground connection for low-current sensitive analog and digital signals. On PCB layout, connect to the analog ground plane, and only connect to PGND through the PowerPad underneath the IC.

VREF 10 3.3-V regulated voltage output. Place a 1- F ceramic capacitor from VREF to AGND pin close to the IC. This voltage could be used for ratiometric programming of voltage and current regulation. Do not apply an external voltage source on this pin.


VDAC 11 Charge voltage set reference input. Connect the VREF or external DAC voltage source to the VDAC pin. Battery voltage, charge current, and input current are programmed as a ratio of the VDAC pin voltage versus the VADJ, SRSET, and ACSET pin voltages, respectively. Place resistor dividers from VDAC to VADJ, SRSET, and ACSET pins to AGND for programming. A DAC could be used by connecting the DAC supply to VDAC and connecting the output to VADJ, SRSET, or ACSET.


VADJ 12 Charge voltage set input. The voltage ratio of VADJ voltage versus VDAC voltage programs the battery voltage regulation set-point. Program by connecting a resistor divider from VDAC to VADJ, to AGND; or, by connecting the output of an external DAC to VADJ, and connect the DAC supply to VDAC. VADJ connected to REGN programs the default of 4.2 V per cell.

ACGOOD 13 Valid adapter active-low detect logic open-drain output. Pulled low when Input voltage is above programmed ACDET. Connect a 10-kΩ pullup resistor from ACGOOD to VREF, or to a different pullup-supply rail.



BATDRV 14 Battery to system switch driver output. Gate drive for the battery to system load BAT PMOS power FET to isolate the system from the battery to prevent current flow from the system to the battery, while allowing a low impedance path
from battery to system and while discharging the battery pack to the system load. Connect this pin directly to the gate of the input BAT P-channel power MOSFET. Connect the source of the FET to the system load voltage node. Connect the drain of the FET to the battery pack positive node. An optional capacitor is placed from the gate to the source to slow down the switching times. The internal gate drive is asymmetrical to allow a quick turn-off and slower turn-on, in addition to the internal break-before-make logic with respect to ACDRV.

IADAPT 15 Adapter current sense amplifier output. IADAPT voltage is 20 times the differential voltage across ACP-ACN. Place a
100-pF or less ceramic decoupling capacitor from IADAPT to AGND.

SRSET 16 Charge current set input. The voltage ratio of SRSET voltage versus VDAC voltage programs the charge current regulation set-point. Program by connecting a resistor divider from VDAC to SRSET to AGND; or by connecting the output of an external DAC to SRSET pin and connect the DAC supply to VDAC pin.

BAT 17 Battery voltage remote sense. Directly connect a kelvin sense trace from the battery pack positive terminal to the BAT pin to accurately sense the battery pack voltage. Place a 0.1- F capacitor from BAT to AGND close to the IC to filter high-frequency noise.


Table 1. PIN FUNCTIONS – 28-PIN QFN (continued)

PIN
DESCRIPTION
NAME NO.

SRN 18 Charge current sense resistor, negative input. A 0.1- F ceramic capacitor is placed from SRN to SRP to provide differential-mode filtering. An optional 0.1- F ceramic capacitor is placed from SRN pin to AGND for common-mode filtering.

SRP 19 Charge current sense resistor, positive input. A 0.1- F ceramic capacitor is placed from SRN to SRP to provide differential-mode filtering. A 0.1- F ceramic capacitor is placed from SRP pin to AGND for common-mode filtering.
CELLS 20 2, 3 or 4 cells selection logic input. Logic low programs 3 cell. Logic high programs 4 cell. Floating programs 2 cell.



LEARN 21 Learn mode logic input control pin — logic high to override system selector when adapter is present, the battery is discharged to recalibrate the battery-pack gas gauge. When adapter is present and LEARN is high, battery charging is disabled, the adapter is disconnected (ACDRV is off), and the battery is connected to system (BATDRV is on). System selector automatically switches to adapter if battery is discharged below LOWBAT (3 V). When adapter is present and LEARN is low, the adapter is connected to system in normal selector logic (ACDRV is on and BATDRV is off), allowing battery charging. If adapter is not present, the battery is always connected to the system (ACDRV is off and BATDRV is on).

PGND 22 Power ground. Ground connection for high-current power converter node. On PCB layout, connect directly to source of low-side power MOSFET, to ground connection of in put and output capacitors of the charger. Only connect to AGND through the PowerPad underneath the IC.
LODRV 23 PWM low side driver output. Connect to the gate of the low-side power MOSFET with a short trace.

REGN 24 PWM low side driver positive 6-V supply output. Connect a 1- F ceramic capacitor from REGN to PGND, close to the IC. Use for high-side driver bootstrap voltage by connecting a small-signal Schottky diode from REGN to BTST. REGN is disabled when CHGEN is high.

PH 25 PWM high side driver negative supply. Connect to the phase switching node (junction of the low-side power MOSFET drain, high-side power MOSFET source, and output inductor). Connect the 0.1- F bootstrap capacitor from from PH to BTST.
HIDRV 26 PWM high side driver output. Connect to the gate of the high-side power MOSFET with a short trace.

BTST 27 PWM high side driver positive supply. Connect a 0.1- F bootstrap ceramic capacitor from BTST to PH. Connect a small bootstrap Schottky diode from REGN to BTST.

PVCC 28 IC power positive supply. Connect to the common-source (diode-OR) point: source of high-side P-channel MOSFET and source of reverse-blocking power P-channel MOSFET. Place a 0.1- F ceramic capacitor from PVCC to PGND pin close to the IC.

PowerPad Exposed pad beneath the IC. AGND and PGND star-connected only at the PowerPad plane. Always solder PowerPad to the board, and have vias on the PowerPad plane connecting to AGND and PGND planes. It also serves as a thermal pad to dissipate the heat.

Kết quả (Việt) 1:

CHGEN 1 phí sử hoạt động-thấp logic đầu vào. LO cho phép phí. HI disables tính phí.ACN 2 Adapter hiện tại cảm giác điện trở, tiêu cực đầu vào. Một tụ điện gốm 0.1-F được đặt từ ACN để ACP cung cấp chế độ khác biệt lọc. Một tụ điện gốm 0.1-F tùy chọn được đặt từ ACN pin để AGND để phổ biến-chế độ lọc.ACP 3 Adapter hiện tại cảm giác điện trở, tích cực đầu vào. Một tụ điện gốm 0.1-F được đặt từ ACN để ACP cung cấp chế độ khác biệt lọc. Một tụ điện gốm 0.1-F được đặt từ ACP pin để AGND để phổ biến-chế độ lọc.ACDRV 4 AC adapter để chuyển đổi hệ thống lái xe ra. Kết nối trực tiếp đến cửa của ACFET P-kênh điện MOSFET và đảo ngược dẫn chặn P-kênh điện MOSFET. Kết nối cả hai FETs như phổ biến mã nguồn. Kết nối cống ACFET với hệ thống-tải phụ. PVCC nên được kết nối với nút nguồn phổ biến để đảm bảo rằng trình điều khiển logic là luôn luôn hoạt động khi cần thiết. Nếu cần thiết, một tụ điện tùy chọn từ cửa khẩu để mã nguồn của ACFET được sử dụng để làm chậm thời gian ON và OFF. Ổ đĩa nội bộ cổng là không đối xứng, cho phép một turn-off nhanh và chậm hơn turn-on ngoài logic phá vỡ trước khi thực hiện nội bộ đối với BATDRV. Đầu ra đi vào quy định tuyến tínhchế độ khi đầu vào cảm nhận hiện nay vượt quá ngưỡng ACOC. ACDRV latched ra sau khi ACOP điện áp vượt quá 2V, để bảo vệ hệ thống tính phí từ một điều kiện chế ngự ACFET.ACDET 5 Adapter phát hiện điện áp đặt đầu vào. Chương trình các adapter phát hiện ngưỡng bằng cách kết nối một divider điện trở từ đầu vào bộ điều hợp đến ACDET pin đến AGND pin. Bộ chuyển đổi điện áp được phát hiện nếu mã pin ACDET điện áp là lớn hơn 2,4 V. Bộ khuếch đại cảm giác hiện tại IADAPT đang hoạt động khi điện áp pin ACDET là lớn hơn 0,6 V.ACSET 6 Adapter hiện tại đặt đầu vào. Tỷ lệ điện áp điện áp ACSET so với VDAC chương trình điện áp đầu vào hiện tại quy định-điểm đặt trong quản lý điện năng động (DPM). Các chương trình bằng cách kết nối một divider điện trở từ VDAC để ACSET để AGND; hoặc bằng cách kết nối đầu ra của một DAC bên ngoài để ACSET pin và kết nối cung cấp DAC để VDAC pin.ACOP 7 đầu vào quyền lực giới hạn đặt đầu vào. Chương trình đầu vào chế ngự hằng số thời gian bằng cách đặt một tụ điện gốm từ ACOP đểAGND. Tụ điện đặt thời gian đầu vào giới hạn hiện tại, ACOC, có thể được duy trì trước khi vượt quá cácCác giới hạn năng lượng điện MOSFET. Khi điện áp ACOP vượt quá 2 V, sau đó ACDRV chốt ra để bảo vệ hệ thống phí từ một điều kiện overpower, ACOP. Đặt lại chốt bằng toggling ACDET hoặc PVCC_UVLO.OVPSET các 8 đặt đầu vào trên điện áp bảo vệ ngưỡng. Phí bị vô hiệu hoá và ACDRV đã tắt nếu bộ chuyển đổi điện áp đầu vào cao hơn ngưỡng OVPSET lập trình. Đầu vào overvoltage, ACOV, vô hiệu hóa phí và ACDRV khi OVPSET > 3.1 V. ACOV không bám. Chương trình overvoltage bảo vệ ngưỡng bằng cách kết nối một divider điện trở từ bộ điều hợp đầu vào cho OVPSET pin đến AGND pin.AGND 9 Analog đất. Dụng kết nối mặt đất thấp-hiện tại nhạy cảm tương tự và kỹ thuật số tín hiệu. Bố trí, kết nối với máy bay mặt đất tương tự, và chỉ có thể kết nối đến PGND qua PowerPad bên dưới IC.VREF 10 3.3-V quy định điện áp đầu ra. Đặt một 1-F gốm tụ điện từ VREF đến AGND pin gần gũi với IC. Điện áp này có thể được sử dụng cho ratiometric chương trình của điện áp và quy định hiện tại. Không áp dụng một nguồn bên ngoài điện áp trên mã pin này.VDAC 11 phí áp đặt đầu vào tài liệu tham khảo. Kết nối VREF hoặc nguồn điện áp DAC bên ngoài để VDAC pin. Hiệu thế của pin, phí hiện tại và đầu vào hiện tại là lập trình như là một tỷ lệ điện áp pin VDAC so với các điện áp pin VADJ, SRSET, và ACSET, tương ứng. Đặt ngăn điện trở từ VDAC với chân VADJ, SRSET, và ACSET để AGND cho lập trình. DAC một có thể được sử dụng bởi kết nối cung cấp DAC để VDAC và kết nối đầu ra với VADJ, SRSET, hoặc ACSET.VADJ 12 phí áp đặt đầu vào. Tỷ lệ điện áp điện áp VADJ so với VDAC điện áp chương trình pin điện áp quy định-điểm đặt. Các chương trình bằng cách kết nối một divider điện trở từ VDAC để VADJ, với AGND; hoặc, bằng cách kết nối đầu ra của một DAC bên ngoài để VADJ, và kết nối cung cấp DAC để VDAC. VADJ kết nối với REGN chương trình mặc định của 4.2 V mỗi tế bào.ACGOOD 13 hợp lệ bộ chuyển đổi hoạt động thấp phát hiện logic mở-cống đầu ra. Kéo thấp khi điện áp đầu vào là ở trên được lập trình ACDET. Kết nối một điện trở 10-kΩ pullup từ ACGOOD để VREF, hoặc một đường sắt pullup-cung cấp khác nhau.BATDRV 14 pin để hệ thống chuyển đổi trình điều khiển đầu ra. Gate drive cho pin để hệ thống tải BAT PMOS điện FET để cô lập hệ thống từ pin để ngăn chặn dòng từ hệ thống pin, trong khi cho phép một con đường trở kháng thấptừ pin để hệ thống và trong khi xử lý các gói pin để tải hệ thống. Kết nối pin này trực tiếp đến cửa của BAT P-kênh đầu vào điện MOSFET. Kết nối là nguồn gốc của FET với nút điện áp tải hệ thống. Kết nối cống FET nút tích cực gói pin. Một tụ điện tùy chọn được đặt từ cổng nguồn để làm chậm thời gian chuyển đổi. Ổ đĩa nội bộ cổng là không đối xứng để cho phép một turn-off nhanh và chậm hơn turn-on, ngoài việc phá vỡ trước khi làm cho logic nội bộ đối với ACDRV.IADAPT 15 Adapter hiện tại cảm giác khuếch đại đầu ra. IADAPT điện áp là 20 lần khác biệt điện áp trên ACP-ACN. Nơi một100-pF hoặc ít hơn gốm tách tụ điện từ IADAPT để AGND.SRSET 16 phí hiện tại đặt đầu vào. Tỷ lệ điện áp điện áp SRSET so với VDAC điện áp chương trình phí hiện tại quy định-điểm đặt. Các chương trình bằng cách kết nối một divider điện trở từ VDAC để SRSET để AGND; hoặc bằng cách kết nối đầu ra của một DAC bên ngoài để SRSET pin và kết nối cung cấp DAC đến VDAC pin.BAT 17 pin điện áp cảm giác từ xa. Trực tiếp kết nối một dấu vết cảm giác kelvin từ gói pin terminal tích cực để pin DƠI để cảm nhận chính xác điện áp gói pin. Đặt một tụ điện 0.1-F từ BAT để AGND gần IC bộ lọc tần số cao tiếng ồn. Bảng 1. Chức năng PIN-28-PIN QFN (tiếp theo)MÃ PIN MÔ TẢTÊN SỐ SRN 18 phí hiện tại cảm giác điện trở, tiêu cực đầu vào. Một tụ điện gốm 0.1-F được đặt từ SRN để SRP cung cấp chế độ khác biệt lọc. Một tụ điện gốm 0.1-F tùy chọn được đặt từ SRN pin để AGND để phổ biến-chế độ lọc.SRP 19 phí hiện tại cảm giác điện trở, tích cực đầu vào. Một tụ điện gốm 0.1-F được đặt từ SRN để SRP cung cấp chế độ khác biệt lọc. Một tụ điện gốm 0.1-F được đặt từ SRP pin để AGND để phổ biến-chế độ lọc.Tế bào 20 2, 3 hoặc 4 tế bào lựa chọn logic đầu vào. Logic thấp chương trình 3 di động. Các tế bào cao chương trình 4 logic. Nổi chương trình 2 di động.Tìm hiểu 21 học chế độ logic đầu vào kiểm soát pin — logic cao để ghi đè lên hệ thống chọn khi adapter là hiện nay, pin xả để recalibrate gói pin khí khổ. Khi adapter là hiện tại và tìm hiểu là cao, pin sạc bị vô hiệu hóa, bộ điều hợp bị ngắt kết nối (ACDRV là ra), và pin được kết nối với hệ thống (BATDRV là ngày). Chọn hệ thống tự động chuyển sang bộ chuyển đổi nếu pin xả dưới LOWBAT (3 V). Khi adapter là hiện tại và tìm hiểu là thấp, các bộ chuyển đổi được kết nối với các hệ thống trong bình thường chọn logic (ACDRV là ngày và BATDRV là tắt), cho phép pin sạc. Nếu bộ điều hợp không phải là hiện nay, pin luôn luôn được kết nối với hệ thống (ACDRV là tắt và BATDRV là ngày).PGND 22 điện mặt đất. Kết nối mặt đất cho nút chuyển đổi quyền lực cao-hiện tại. Trên bố trí, kết nối trực tiếp vào nguồn của quyền lực thấp phía MOSFET, để kết nối mặt đất của trong tụ điện đặt và đầu ra của bộ sạc. Chỉ kết nối với AGND thông qua PowerPad bên dưới IC.LODRV 23 PWM thấp bên trình điều khiển đầu ra. Kết nối với các cửa khẩu của quyền lực thấp phía MOSFET với một dấu vết ngắn.REGN 24 PWM thấp bên các sản lượng tích cực 6-V cung cấp trình điều khiển. Kết nối một tụ điện gốm 1-F từ REGN để PGND, gần gũi với IC. Sử dụng trình điều khiển cao-side bootstrap áp bằng cách kết nối một diode Schottky nhỏ-tín hiệu từ REGN đến BTST. REGN bị vô hiệu hóa khi CHGEN là cao.PH 25 PWM cao bên trình điều khiển phủ định cung cấp. Kết nối với giai đoạn chuyển đổi nút (giao lộ của quyền lực thấp phía MOSFET cống, nguồn năng lượng cao-side MOSFET và sản lượng điện dẫn). Kết nối các tụ điện bootstrap 0.1-F từ từ PH với BTST.HIDRV 26 PWM cao bên trình điều khiển đầu ra. Kết nối với các cửa khẩu của quyền lực cao-side MOSFET với một dấu vết ngắn.BTST 27 PWM cao bên trình điều khiển tích cực cung cấp. Kết nối một tụ điện gốm bootstrap 0.1-F từ BTST để kết nối ph một diode Schottky bootstrap nhỏ từ REGN để BTST.PVCC 28 IC cung cấp tích cực năng lượng. Kết nối với nguồn gốc thông thường (diode- hoặc) điểm: nguồn cao-phía P-kênh MOSFET và nguồn gốc của đảo ngược-chặn điện MOSFET P-kênh. Đặt một 0.1-F gốm tụ điện từ PVCC đến PGND pin gần gũi với IC.PowerPad tiếp xúc với pad bên dưới IC. AGND và PGND sao kết nối chỉ lúc máy bay PowerPad. Luôn luôn Hàn PowerPad đến hội đồng quản trị, và có vias trên máy bay PowerPad kết nối với AGND và PGND máy bay. Nó cũng phục vụ như một pad nhiệt để tiêu tan nhiệt.

Kết quả (Việt) 2:

CHGEN 1 Charge cho phép đầu vào logic hoạt động thấp. LO cho phép phí. HI vô hiệu hóa phụ trách. ACN 2 adapter điện trở cảm giác hiện tại, đầu vào tiêu cực. Một 0.1- F tụ điện gốm được đặt từ ACN ACP để cung cấp khác biệt giữa các chế độ lọc. Một tùy chọn 0.1- F tụ điện gốm được đặt từ ACN pin để AGND cho phổ biến chế độ lọc. ACP 3 adapter điện trở cảm giác hiện tại, đầu vào tích cực. Một 0.1- F tụ điện gốm được đặt từ ACN ACP để cung cấp khác biệt giữa các chế độ lọc. Một 0.1- F tụ điện gốm được đặt từ pin ACP để AGND cho phổ biến chế độ lọc. ACDRV 4 adapter AC đầu ra trình điều khiển hệ thống chuyển đổi. Kết nối trực tiếp đến cửa của ACFET P-kênh điện MOSFET và dẫn ngược lại ngăn chặn P-kênh điện MOSFET. Kết nối cả hai FETs như nguồn chung. Kết nối cống ACFET sang bên hệ thống tải. Các PVCC nên được kết nối đến nút nguồn chung để đảm bảo rằng logic điều khiển luôn luôn được kích hoạt khi cần thiết. Nếu cần thiết, một tụ điện tùy chọn từ cửa khẩu để nguồn gốc của ACFET được sử dụng để làm chậm ON và OFF lần. Các ổ đĩa cổng nội bộ không đối xứng, cho phép một turn-off nhanh chóng và chậm turn-on ngoài logic break-trước-make nội bộ đối với các BATDRV với. Đầu ra đi vào quy tuyến tính chế độ khi đầu vào cảm nhận hiện tại vượt quá ngưỡng ACOC. ACDRV được bám tắt sau khi điện áp ACOP vượt quá 2 V, để bảo vệ hệ thống sạc từ một điều kiện ACFET-Overpower. ACDET 5 adapter phát hiện điện áp đầu vào thiết lập. Chương trình chuyển đổi phát hiện ngưỡng bằng cách kết nối một chia điện trở từ bộ chuyển đổi đầu vào ACDET pin để AGND pin. Bộ chuyển đổi điện áp được phát hiện nếu điện áp ACDET-pin lớn hơn 2,4 V. Các IADAPT khuếch đại cảm giác hiện tại đang hoạt động khi điện áp ACDET pin lớn hơn 0,6 V. ACSET 6 adapter bộ đầu vào hiện tại. Tỷ lệ điện áp của ACSET điện áp so với các chương trình điện áp VDAC đầu vào hiện tại quy định điểm thiết lập trong quá trình quản lý điện năng động (DPM). Chương trình bằng cách kết nối một chia điện trở từ VDAC để ACSET để AGND; hoặc bằng cách kết nối đầu ra của một DAC bên ngoài để pin ACSET và kết nối cung cấp DAC với pin VDAC. ACOP 7 đầu vào hạn chế công suất thiết lập đầu vào. Chương trình đầu vào chế phục thời gian cố định bằng cách đặt một tụ điện gốm từ ACOP để AGND. Các tụ điện đặt thời gian mà các giới hạn đầu vào hiện tại, ACOC, có thể được duy trì trước khi vượt quá giới hạn sức mạnh điện MOSFET. Khi điện áp ACOP vượt quá 2 V, sau đó các ACDRV chốt ra để bảo vệ hệ thống thu phí từ một điều kiện chế phục, ACOP. Thiết lập lại chốt bằng cách chuyển đổi qua lại ACDET hoặc PVCC_UVLO. OVPSET 8 Set đầu vào trên ngưỡng bảo vệ điện áp. Charge là người khuyết tật và ACDRV được tắt nếu điện áp bộ chuyển đổi đầu vào là cao hơn ngưỡng OVPSET lập trình. Đầu vào quá áp, ACOV, vô hiệu hóa phụ trách và ACDRV khi OVPSET> 3.1 V. ACOV không chốt. Chương trình ngưỡng bảo vệ quá áp bằng cách kết nối một chia điện trở từ bộ chuyển đổi đầu vào OVPSET pin để AGND pin. AGND 9 Analog mặt đất. Kết nối mặt đất cho thấp hiện nay nhạy cảm tín hiệu analog và digital. Trên PCB bố trí, kết nối với các máy bay mặt đất tương tự, và chỉ kết nối với PGND qua PowerPad bên dưới IC. VREF 10 3.3-V điện áp đầu ra quy định. Đặt một 1- F tụ điện gốm từ VREF để AGND pin gần với IC. Điện áp này có thể được sử dụng cho lập trình ratiometric của điện áp và quy định hiện hành. Không áp dụng một nguồn điện áp bên ngoài trên pin này. VDAC 11 Charge bộ tham chiếu điện áp đầu vào. Kết nối VREF hoặc bên ngoài nguồn điện áp DAC với pin VDAC. Điện áp pin, sạc hiện tại, và đầu vào hiện tại được lập trình như một tỷ lệ của VDAC pin điện áp so với pin điện áp VADJ, SRSET, và ACSET, tương ứng. Ngăn ra điện trở từ VDAC để VADJ, SRSET, và chân ACSET để AGND cho lập trình. Một DAC có thể được sử dụng bằng cách kết nối cung cấp DAC để VDAC và kết nối đầu ra để VADJ, SRSET, hoặc ACSET. VADJ 12 Sạc điện áp đầu vào thiết lập. Tỷ lệ điện áp của VADJ điện áp so với các chương trình điện áp VDAC điều chỉnh điện áp pin điểm thiết lập. Chương trình bằng cách kết nối một chia điện trở từ VDAC để VADJ, để AGND; hoặc bằng cách kết nối đầu ra của một DAC bên ngoài để VADJ, và kết nối cung cấp DAC để VDAC. VADJ kết nối với REGN chương trình mặc định là 4,2 V mỗi tế bào. ACGOOD 13 bộ chuyển đổi hợp lệ hoạt động thấp phát hiện lý đầu ra mở cống. Kéo thấp khi điện áp đầu vào được lập trình trên ACDET. Kết nối một điện trở pullup 10 kΩ từ ACGOOD để VREF, hoặc một đường sắt pullup-cung cấp khác nhau. BATDRV 14 pin để đầu ra điều khiển chuyển đổi hệ thống. Ổ đĩa cổng cho pin để tải hệ thống PMOS BAT điện FET để cô lập hệ thống từ pin để ngăn chặn dòng điện từ hệ thống pin, trong khi cho phép một con đường trở kháng thấp từ pin để hệ thống và trong khi xả pin để tải của hệ thống . Kết nối pin này trực tiếp đến cửa của BAT đầu vào sức mạnh P-kênh MOSFET. Kết nối các nguồn của FET đến nút điện áp tải của hệ thống. Kết nối cống của FET để pin nút tích cực. Một tụ điện tùy chọn được đặt từ các cửa khẩu để nguồn để làm chậm thời gian chuyển đổi. Các ổ đĩa cổng nội bộ là không đối xứng để cho phép một cách nhanh chóng turn-off và chậm hơn turn-on, ngoài logic break-trước-make nội bộ đối với ACDRV. Với IADAPT 15 adapter đầu ra bộ khuếch đại hiện nay. Điện áp IADAPT là 20 lần điện áp khác biệt trên ACP-ACN. Đặt một 100 pF hoặc tụ điện tách ít gốm từ IADAPT để AGND. SRSET 16 Charge bộ đầu vào hiện tại. Tỷ lệ điện áp của SRSET điện áp so với các chương trình điện áp VDAC phí hiện hành quy định điểm thiết lập. Chương trình bằng cách kết nối một chia điện trở từ VDAC để SRSET để AGND; hoặc bằng cách kết nối đầu ra của một DAC bên ngoài để SRSET pin và kết nối cung cấp DAC để VDAC pin. BAT 17 Pin điện áp cảm giác từ xa. Kết nối trực tiếp một dấu vết ý nghĩa kelvin từ pin thiết bị đầu cuối tích cực với pin BAT để cảm nhận chính xác điện áp pin. Đặt một 0.1- F tụ từ BAT để AGND gần với IC để lọc tần số cao tiếng ồn. Bảng 1. CHỨC NĂNG PIN - 28-PIN QFN (tiếp theo) PIN MÔ TẢ TÊN KHÔNG. srn 18 Charge cảm giác hiện tại điện trở, đầu vào tiêu cực. Một 0.1- F tụ điện gốm được đặt từ srn để SRP để cung cấp khác biệt giữa các chế độ lọc. Một tùy chọn 0.1- F tụ điện gốm được đặt từ srn pin để AGND cho phổ biến chế độ lọc. SRP 19 Charge cảm giác hiện tại điện trở, đầu vào tích cực. Một 0.1- F tụ điện gốm được đặt từ srn để SRP để cung cấp khác biệt giữa các chế độ lọc. Một 0.1- F tụ điện gốm được đặt từ pin SRP để AGND cho phổ biến chế độ lọc. TẾ BÀO 20 2, 3 hoặc 4 tế bào đầu vào lựa chọn logic. Logic chương trình thấp 3 tế bào. Logic chương trình cao 4 tế bào. Nổi chương trình 2 tế bào. LEARN 21 Tìm hiểu chế độ điều khiển vào logic pin - logic cao để ghi đè lên hệ thống chọn khi bộ chuyển đổi là hiện nay, pin được thải để xác định lại đo khí pin-pack. Khi bộ chuyển đổi là hiện tại và LEARN cao, sạc pin bị vô hiệu hóa, các bộ chuyển đổi được ngắt kết nối (ACDRV là tắt), và pin được kết nối với hệ thống (BATDRV là trên). Hệ thống chọn tự động chuyển sang tiếp hợp nếu pin được thải ra dưới đây LOWBAT (3 V). Khi bộ chuyển đổi là hiện tại và LEARN là thấp, các bộ chuyển đổi được kết nối với hệ thống trong logic chọn bình thường (ACDRV là trên và BATDRV là tắt), cho phép sạc pin. Nếu adapter không có mặt, pin luôn luôn kết nối với hệ thống (ACDRV là tắt và BATDRV là trên). PGND 22 điện mặt đất. Kết nối mặt đất cho nút chuyển đổi năng lượng cao hiện nay. Trên PCB bố trí, kết nối trực tiếp vào nguồn của phía thấp MOSFET điện, mặt đất kết nối trong đặt và đầu ra tụ điện của bộ sạc. Chỉ kết nối với AGND qua PowerPad bên dưới IC. LODRV 23 PWM đầu ra trình điều khiển bên thấp. Kết nối đến cổng của MOSFET điện phía thấp với một dấu vết ngắn. REGN 24 PWM điều khiển bên thấp tích cực sản lượng cung cấp 6-V. Kết nối 1- F tụ điện gốm từ REGN để PGND, gần với IC. Sử dụng cho cao-side điện áp bootstrap lái xe bằng cách kết nối một Schottky diode tín hiệu nhỏ từ REGN để BTST. REGN bị vô hiệu hóa khi CHGEN là cao. PH 25 PWM cung cấp tiêu cực lái xe phía cao. Kết nối với giai đoạn chuyển đổi nút (ngã ba cống phía thấp sức mạnh MOSFET, cao phía nguồn điện MOSFET, và đầu ra cảm điện). Kết nối các tụ điện 0.1- F bootstrap từ từ PH để BTST. HIDRV 26 PWM đầu ra trình điều khiển bên cao. Kết nối đến cổng của MOSFET điện cao bên với một dấu vết ngắn. BTST 27 PWM cung cấp tích cực điều khiển bên cao. Kết nối 0.1- F tụ điện gốm bootstrap từ BTST để PH. Kết nối một diode bootstrap Schottky nhỏ từ REGN để BTST. PVCC 28 IC điện cung cấp tích cực. Kết nối với nguồn chung (diode-OR) điểm: nguồn gốc của cao-side MOSFET P-kênh và nguồn ngược chặn sức mạnh P-kênh MOSFET. Đặt một 0.1- F tụ điện gốm từ PVCC để PGND pin gần với IC. PowerPad xúc pad dưới IC. AGND và PGND sao kết nối chỉ tại mặt phẳng PowerPad. Luôn hàn PowerPad để hội đồng quản trị, và có vias trên máy bay PowerPad kết nối với AGND và máy bay PGND. Nó cũng phục vụ như là một pad nhiệt để tiêu tan cái nóng.