layouts of the multiplexers; the tr

layouts of the multiplexers; the transmission gate
design in Figure 9.50(a) requires contacted diffusion on N1 and N2 while the static CMOS gate in
Figure 9.50(b) does not. In most processes, the
improved resistance dominates for gates with moderate fanouts, making shorting generally faster at a
small cost in power.
Figure 9.51 shows a similar transformation of a
tristate inverter from transmission gate form to
conventional static CMOS by unshorting the intermediate node and redrawing the gate. Note that the
circuit in Figure 9.51(d) interchanges the Aand
enable terminals. It is logically equivalent, but electrically inferior because if the output is tristated but
Atoggles, charge from the internal nodes may disturb the floating output node. Charge sharing is
discussed further in Section 9.3.4.
Several factors favor the static CMOS representation over CMOS with transmission gates. If
the inverter is on the output rather than the input, the delay of the gate
depends on what is driving the input as well as the capacitance driven by the
output. This input driver sensitivity makes characterizing the gate more difficult and is incompatible with most timing analysis tools. Novice designers
often erroneously characterize transmission gate circuits by applying a voltage
source directly to the diffusion input. This makes transmission gate multiplexers look very fast because they only involve one transistor in series rather
than two. For accurate characterization, the driver must also be included. A
second drawback is that diffusion inputs to tristate inverters are susceptible to
noise that may incorrectly turn on the inverter; this is discussed further in
Section 9.3.9. Finally, the contacts slightly increase area and their capacitance
increases power consumption.
The logical effort of circuits involving transmission gates is computed by
drawing stages that begin at gate inputs rather than diffusion inputs, as in
Figure 9.52 for a transmission gate multiplexer. The effect of the shorting can
be ignored, so the logical effort from either the Aor Bterminals is 6/3, just as
in a static CMOS multiplexer. Note that the parasitic delay of transmission
gate circuits with multiple series transmission gates increases rapidly because
of the internal diffusion capacitance, so it is seldom beneficial to use more
than two transmission gates in series without buffering.

Kết quả (Việt) 1:

bố trí của multiplexers; Cổng truyềnthiết kế trong hình 9.50(a) yêu cầu liên lạc với phổ biến trên N1 và N2 trong khi các cửa khẩu CMOS tĩnh trongTìm 9.50(b) không. Trong hầu hết các quá trình, cáccải thiện kháng chi phối cho cửa với fanouts vừa phải, làm cho shorting thường nhanh hơn tại mộtchi phí nhỏ trong quyền lực.Con số 9,51 cho thấy một chuyển đổi tương tự của mộtthanh biến tần từ truyền hình thức cổng đểthông thường bởi unshorting nút trung gian và vẽ lại cổng tĩnh CMOS. Lưu ý rằng cácmạch ở con số 9.51(d) đổi Aandcho phép thiết bị đầu cuối. Nó là một cách hợp lý tương đương, nhưng điện kém bởi vì nếu sản lượng là tristated nhưngAtoggles, từ các nút bên trong có thể làm phiền nút đầu ra nổi. Tính năng chia sẻthảo luận thêm trong phần 9.3.4.Một số yếu tố ưu tiên các đại diện CMOS tĩnh hơn CMOS với truyền gates. NếuCác biến tần là trên đầu ra chứ không phải là đầu vào, sự chậm trễ của các cửa khẩuphụ thuộc vào những gì lái xe các đầu vào, cũng như điện dung thúc đẩy bởi cácđầu ra. Độ nhạy đầu vào điều khiển này làm cho characterizing cửa khó khăn hơn và không tương thích với hầu hết các công cụ phân tích thời gian. Nhà thiết kế người mớithường sai lầm đặc trưng truyền gate mạch bằng cách áp dụng một điện ápnguồn trực tiếp đến sự khuếch tán đầu vào. Này làm cho truyền dẫn gate multiplexers nhìn rất nhanh bởi vì họ chỉ tham gia một bóng bán dẫn trong loạt thay vìhơn hai. Cho đặc tính chính xác, trình điều khiển cũng phải được bao gồm. ANhược điểm thứ hai là phổ biến đầu vào để biến tần thanh dễ bịtiếng ồn không chính xác có thể bật các biến tần; Điều này thảo luận thêm trongPhần 9.3.9. Cuối cùng, các số liên lạc hơi tăng lá và điện dung củatăng tiêu thụ điện năng.Các nỗ lực hợp lý của mạch liên quan đến truyền cửa được tính bởivẽ các giai đoạn bắt đầu lúc đầu vào cửa chứ không phải là phổ biến đầu vào, như trongCon số 9.52 một cổng truyền đa. Các hiệu ứng có thể shortingđược bỏ qua, do đó, các nỗ lực hợp lý từ một trong hai Aor Bterminals là 6/3, cũng giống nhưtrong một CMOS tĩnh đa. Lưu ý rằng sự chậm trễ ký sinh trùng lâycổng mạch với nhiều loạt truyền cửa tăng nhanh chóng bởi vìcủa điện dung nội bộ khuếch tán, vì vậy nó là hiếm khi có lợi cho sử dụng nhiều hơn nữahơn hai cổng truyền trong loạt mà không có đệm.

Kết quả (Việt) 2:

bố trí của bộ ghép kênh; cổng truyền tải
thiết kế trong hình 9.50 (a) đòi hỏi phải liên lạc phổ biến trên N1 và N2 trong khi cổng CMOS tĩnh trong
hình 9.50 (b) không. Trong hầu hết các quá trình, các
kháng cải thiện chi phối cho các cửa với fanouts vừa phải, làm cho shorting thường nhanh hơn ở một
chi phí nhỏ trong quyền lực.
Hình 9.51 cho thấy một sự thay đổi tương tự như của một
biến tần tristate từ hình thức đến cổng truyền
CMOS truyền tĩnh bởi unshorting các nút trung gian và vẽ lại các cửa khẩu. Lưu ý rằng các
mạch trong hình 9.51 (d) giao các aand
thiết bị đầu cuối cho phép. Nó là một cách hợp lý tương đương, nhưng kém điện vì nếu đầu ra được tristated nhưng
Atoggles, phí từ các nút bên trong có thể làm phiền các nút đầu ra nổi. Phí chia sẻ được
thảo luận thêm tại mục 9.3.4.
Một số yếu tố thuận lợi cho các đại diện CMOS tĩnh hơn CMOS với cổng truyền tải. Nếu
biến tần là trên đầu ra chứ không phải là đầu vào, sự chậm trễ của cổng
phụ thuộc vào những gì đang lái xe đầu vào cũng như các dung do các
đầu ra. Độ nhạy đầu vào điều khiển này làm cho việc mô tả cổng khó khăn hơn và không tương thích với hầu hết các công cụ phân tích thời gian. Thiết kế mới làm quen
thường sai lầm đặc trưng cho mạch cổng truyền bằng cách áp dụng một điện áp
nguồn trực tiếp vào đầu vào khuếch tán. Điều này làm cho bộ ghép kênh cổng truyền trông rất nhanh vì chúng chỉ liên quan đến một bóng bán dẫn trong loạt thay
vì hai. Đối với đặc tính chính xác, người lái xe cũng phải được bao gồm. Một
nhược điểm thứ hai là đầu vào khuếch tán để Tristate biến tần rất nhạy cảm với
tiếng ồn có thể không chính xác bật biến tần; điều này được thảo luận thêm trong
mục 9.3.9. Cuối cùng, các điểm tiếp xúc hơi tăng diện tích và điện dung của họ
tăng lượng tiêu thụ điện.
Các nỗ lực hợp lý của các mạch liên quan đến cổng truyền tải được tính bằng cách
vẽ các giai đoạn mà bắt đầu ở đầu vào cửa hơn là những đầu khuếch tán, như trong
Hình 9.52 cho một bộ đa cổng truyền. Hiệu quả của các shorting có thể
được bỏ qua, do các nỗ lực hợp lý hoặc từ Aor Bterminals là 6/3, chỉ là
một trong CMOS multiplexer tĩnh. Lưu ý rằng sự trì hoãn ký sinh của truyền
mạch cửa với nhiều cổng truyền tải loạt tăng nhanh chóng vì
của điện dung khuếch tán nội bộ, vì vậy nó rất ít khi có lợi để sử dụng nhiều
hơn hai cửa truyền trong loạt mà không có đệm.